[发明专利]列并行图像传感器的列偏移值的产生及存储

说明书

技术领域

大体而言，本发明涉及CMOS半导体成像装置。更具体而言，本发明涉及校准具有列并行构架的半导体成像装置中的多个像素信号链。

背景技术

图1是通常用于CMOS成像装置中的传统4晶体管式成像装置像素100的图解。像素100包括：光敏元件101(其显示为光二极管)、浮动扩散电荷存储节点C及四个晶体管(转移晶体管111、重设晶体管112、源随器晶体管113及行选择晶体管114)。像素100接收如下的信号：TX控制信号，其用于控制转移晶体管111的导电性；RST控制信号，其用于控制重设晶体管112的导电性；及ROW控制信号，其用于控制行选择电晶体114的导电性。浮动扩散节点C的电压控制源随器晶体管113的导电性。当行选择晶体管114导电时，在节点B处提供源随器晶体管113的输出。

转移及重设晶体管111、112的状态决定：浮动扩散节点C是在电荷集中周期期间耦合至光敏元件101，以接收由光敏元件101所产生的光生电荷，还是在重设周期期间耦合至来自节点A的像素功率源VAAPIX。

像素100操作如下。确立ROW控制信号以致使行选择晶体管114导电。同时，确立RST控制信号，但不确立TX控制信号。此使浮动扩散节点C耦合至节点A处的像素功率电位VAAPIX，并将节点C处的电压重设成像素功率电位VAAPIX减去与重设晶体管112相关联的电压降。像素100在节点B处输出重设信号Vrst。如下文结合图2更加详细地解释，通常将节扩散节点C耦点B耦合到成像装置200的行线215(图2)。

虽然晶体管111关闭，但是光敏元件101暴露于入射光且基于电荷聚集周期期间的入射光水平来积累电荷。在电荷聚集周期之后，且在RST控制信号关闭之后，藉此来关断重设晶体管112，从而确立TX控制信号。此使所述浮动合至光敏元件101。电荷流动穿过转移晶体管11并根据所积累的电荷来减少浮动扩散节点C处的电压。因此，像素100在节点B处输出光信号Vsig。

图2是成像装置200的图解，其包括多个像素100从而形成像素阵列201。由于空间限制，图2中将像素阵列201绘示成4行×4列的阵列。所属技术领域的技术人员应了解，大多数成像装置200通常在所述阵列中包括更多的像素100。成像装置200还包括行电路系统210、列电路系统220、数字处理电路240及存储装置250。成像装置200还包括用于控制成像装置200操作的控制器260 。

行电路系统210从像素阵列201中选择一行像素100。所选行中的像素100通过列输出线215将其重设及像素信号Vrst、Vsig输出至列电路系统220，所述列电路系统220取样及保持一行中每一像素的重设及像素信号Vrst、Vsig。按照顺序逐个地激活所述行以连续地将行信号发送至列线215。

列电路系统220负责将所述像素重设Vrst及光Vsig信号转换成数字值，然后可进一步在数字域中处理所述数字值。为实现此目的，列电路系统220取样并保持由每一像素所产生的重设Vrst及光Vsig信号。将模拟像素输出信号Vpixel形成为重设Vrst及光Vsig信号之间的差，即，Vpixel＝Vrst-Vsig。然后，将所述像素输出信号Vpixel转换成数字值。成像装置200使用列并行构架，其中同时对所选行中数个像素100的输出进行取样及保持，并将其转换成数字值。

将所述数字值输出至数字处理电路240，所述数字处理电路对所述数字值实施图像处理以产生数字图像。将所处理的数字值存储在存储装置250内。

控制器260耦合至像素阵列201、行电路系统210、列电路系统220及存储装置250，且提供控制信号以实施上述处理。

图3是列电路系统220的更为详细的图解。列电路系统200包括多个相同的信号链301a、310b。每一信号链301a、301b耦合至两个来自像素阵列201的列输出线215(图2)。列输出线215耦合至多路复用器310，所述多路复用器用来在两个列输出线215的其中一个上选择用于随后处理的信号。

多路复用器310之后的第一处理阶段是模拟处理器电路320。模拟处理器电路320用来取样及保持重设Vrst及光Vsig信号。一旦Vrst、Vsig两个信号经取样及保持，便可将模拟像素输出信号Vpixel形成为两个模拟信号Vrst、Vsig的差(Vrst-Vsig)。

下一个处理阶段是模拟增益阶段330，其将所述模拟信号调节成适于用作模拟数字转换器(ADC)340的输入信号的电平。