[发明专利]具有多个存储器层的部分实施的包含解码兼容性的集成电路存储器阵列配置

权利要求书

1.一种集成电路，其包括：

存储器阵列，其具有用于第一存储器层和，如果实施的话，第二存储器层的第一类型的各自多个阵列线；

多个I/O总线；

用于所述第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组所述I/O总线中的各自I/O总线；

控制电路，其用于选择性地启用某些层选择器电路，所述控制电路是可配置的，且所述层选择器电路经配置以将所实施的存储器层上的各自阵列线耦合到每一各自I/O总线，而不管是否实施所述第二存储器层。

2.根据权利要求1所述的集成电路，其中：

给定的I/O总线有时耦合到所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到所述第二存储器层上的阵列线，或者当未实施所述第二存储器层时在此类其它时间耦合到所述第一存储器层上的阵列线。

3.根据权利要求1所述的集成电路，其中通过对配置存储器进行编程来配置所述控制电路。

4.根据权利要求1所述的集成电路，其中通过在与所述第二存储器层相关联的层上存在或缺乏一特征来配置所述控制电路。

5.根据权利要求1所述的集成电路，其中：

所述第一类型的阵列线包括位线；

所述存储器阵列进一步包括多个字线，每一字线在一个或一个以上字线层的每一者上包括字线片段。

6.根据权利要求5所述的集成电路，其进一步包括字线解码器，所述字线解码器具有与所述第二存储器层是否实施无关的配置。

7.根据权利要求1所述的集成电路，其中所述多个层选择器电路包括：

第一类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第一组所述I/O总线；

第二类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第一组所述I/O总线；

第三类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第二组所述I/O总线；以及

第四类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第二组所述I/O总线。

8.根据权利要求7所述的集成电路，其中：

所述存储器阵列配置为存储器区块；且

每一存储器区块包含响应于单一列选择信号的所述第一类型和第三类型的层选择器电路，且进一步包含响应于单一列选择信号的所述第二类型和第四类型的层选择器电路。

9.根据权利要求7所述的集成电路，其中：

所述第一类型的每一各自层选择器电路和所述第三类型的每一各自层选择器电路共享第一组启用信号中的各自一者；

所述第二类型的每一各自层选择器电路和所述第四类型的每一各自层选择器电路共享第二组启用信号中的各自一者，所述第二组启用信号当不实施所述第二存储器层时被禁用。

10.根据权利要求9所述的集成电路，其中：

如果实施所述第二存储器层，那么所述第一和第二组启用信号响应于相关联的地址，借此针对一半所述可能的地址将所述第一层上的阵列线耦合到所述第一和第二组I/O总线两者，且针对另一半所述可能的地址将所述第二层上的阵列线耦合到所述第一和第二组I/O总线两者；且

如果不实施所述第二存储器层，那么禁用所述第二组启用信号，且所述第一组启用信号响应于相关联的地址，借此针对所有可用的剩余地址将所述第一层上的阵列线耦合到所述第一和第二组I/O总线两者。

11.根据权利要求7所述的集成电路，其中：

所述存储器阵列配置为存储器区块；且

每一存储器区块包含所述第一类型或所述第二类型但不是两者的层选择器电路。

12.根据权利要求7所述的集成电路，其中：

所述第一类型的每一各自层选择器电路和所述第四类型的每一各自层选择器电路共享第一组启用信号中的各自一者；

所述第二类型的每一各自层选择器电路和所述第三类型的每一各自层选择器电路共享第二组启用信号中的各自一者。