[发明专利]具有多个存储器层的部分实施的包含解码兼容性的集成电路存储器阵列配置

说明书

技术领域

本发明涉及含有存储器阵列的半导体集成电路，且明确地说涉及并入有三维存储器阵列的集成电路。

背景技术

半导体处理技术和存储器单元技术的不断发展持续增加集成电路存储器阵列中实现的密度。举例来说，某些无源元件存储器单元阵列(例如，包含反熔丝单元的存储器单元阵列)可制造成对于特定字线互连层具有接近最小形体尺寸(F)和最小形体间隔的字线，且对于特定位线互连层还具有接近最小形体宽度和最小形体间隔的位线。此外，已制造具有一个以上存储器单元平面或层的三维存储器阵列，其在每一存储器平面上实施此4F²存储器单元。Johnson的题为“Vertically Stacked Field Programmable NonvolatileMemory and Method of Fabrication”的第6,034,882号美国专利以及Zhang的题为“Three-Dimensional Read-Only Memory Array”的第5,835,396号美国专利中描述了示范性三维存储器阵列。

发明内容

在并入有三维存储器阵列的单片式半导体集成电路中，两个或两个以上存储器平面垂直堆叠在彼此之上，且所有此类存储器平面均可设置在衬底上方。可能需要视情况制造具有少于由此类设计所提供的全部数目的存储器平面的集成电路装置。显然，可通过改变整体设计(包含改变许多或所有的半导体处理掩模)并制造具有较少存储器平面的完全不同的设计来制造这种装置，但这是一个代价较大的建议，其需要全新的设计和掩模设置。

本发明在一些实施例中提供一种集成电路，其提供给定数目的存储器平面，但其可改为制造成包含较小数目的存储器平面。这可通过省略与被省略的存储器平面相关联的掩模和处理步骤，而不改变用于其它存储器平面或装置的其余部分的其它制造掩模中的任一者来实现。在包含用于阵列的多个I/O总线的装置中，这也可在不需要对所述阵列的读取或读取/写入路径作出路线设计或其它配置变化的情况下实现。

在一些方面，本发明提供一种包含存储器阵列的集成电路，所述存储器阵列具有用于第一存储器层和(如果实施的话)第二存储器层的第一类型的各自多个阵列线。所述集成电路还包含多个I/O总线，以及用于第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组I/O总线中的个别I/O总线。所述集成电路还包含控制电路，其用于选择性地启用某些层选择器电路。控制电路是可配置的，且层选择器电路经适当配置以将所实施的存储器层上的各自阵列线耦合到每一各自I/O总线，而不管是否实施第二存储器层。

在一些实施例中，给定的I/O总线有时耦合到第一存储器层上的阵列线，且当实施第二存储器层时在其它时间耦合到此第二存储器层上的阵列线，或者当未实施第二存储器层时在此类其它时间耦合到第一存储器层上的阵列线。

在一些实施例中，通过对配置存储器进行编程来配置控制电路。在一些实施例中，通过在与第二存储器层相关联的层上存在或缺乏一特征来配置控制电路。

在一些实施例中，第一类型的阵列线可以是位线，且存储器阵列可包含多个字线，其中每一字线在一个或一个以上字线层的每一者上包含字线片段。优选地，用于集成电路的字线解码器具有与是否实施第二存储器层无关的配置。优选地，存储器阵列包含无源元件存储器单元，且可包含反熔丝存储器单元。

存储器阵列可配置为存储器区块，且每一区块可包含用于一个或一个以上存储器层的层选择器电路。在一些实施例中，当实施所有可用的存储器层时可选择单一解码器输出，且如果实际上实施较少的存储器层，那么可选择一个以上解码器输出。举例来说，可同时选择两个此类解码器输出，且对于不同的实施例，这些解码器输出可位于同一区块中、邻近区块中，或非邻近区块中。

在另一方面，本发明提供一种包含存储器阵列的集成电路，所述存储器阵列具有至少一个存储器层，每一存储器层包含第一类型的各自多个阵列线。所述集成电路还包含用于依据是否实施第二存储器层来配置存储器阵列的构件，和用于将存储器阵列的多个I/O总线中的每一各自一者耦合到所实施的存储器层上的各自阵列线而不管是否实施第二存储器层的构件。

在又一方面，本发明提供一种用于具有至少一个存储器层的集成电路存储器阵列中的方法，每一存储器层包含第一类型的各自多个阵列线。所述方法包含依据是否实施第二存储器层来配置存储器阵列，和将存储器阵列的多个I/O总线中的每一各自一者耦合到所实施的存储器层上的各自阵列线而不管是否实施第二存储器层。