[发明专利]不对称高电压器件和制造方法

说明书

本申请要求2005年3月31日提出的序列号为60/666,923、标题为“COMPLEMENTARY ASYMMETRIC HIGH VOLTAGE DEVICES AND METHODOF FABRICATION”的同时未决的美国临时专利申请的优先权，所述专利申请通过参考而被并入本文。

技术领域

本发明通常涉及半导体器件结构，更加具体地说，涉及一种具有在漏极和栅极之间形成电介质的浅槽隔离(STI)区的半导体器件结构。

背景技术

当前，传统的横向扩散金属氧化物半导体器件(LDMOS)被广泛的用于电源管理和汽车集成电路。这种器件例如见诸于Ludikhuize，A.W.在2000年5月22-25日召开的第12届国际研讨会Power Semiconductor Devices and ICs学报(第11-18页)上发表的“A Review of RESURF Technology”，上述文献在本文中作为参考。

本文讨论的是用于横向扩展漏极或LDMOS器件结构的当前现有技术的设计和性能。这些器件是通过专有过程制造的，或者这些器件被集成在现有互补金属氧化物半导体(CMOS)型工艺流程中。在这些器件设计中，通过在轻微掺杂漏极半导体扩展上生长较厚的场效氧化区来形成漏极或漂移扩展区。所述较厚的场效氧化区用于支持漏极-栅极施加电压，而不会降低MOS器件的沟道区域上的栅极氧化物。轻微掺杂漏极区中的掺杂受最大漏极电压和在前向安全操作区域中和在瞬时最大电压应力下的器件鲁棒性的限制。LDMOS器件结构的制造涉及对用于所制造的每种类型的器件(n沟道和p沟道)的标准CMOS工艺流程添加至少两个屏蔽电平。在漏极和栅极之间生长厚的热氧化层所需的热预算严重限制了以相同集成工艺流程制造的CMOS部件的性能。

因此，需要一种改进的CMOS器件，其能提供能被用于移动电源管理集成电路(PMU)应用的低成本技术基础。

发明内容

本发明使用深亚微米CMOS工艺流程的工艺模块来构成扩展漏极高电压器件，而不是设计高电压结构和试图将它集成到现有的工艺流程中。具体地说，深亚微米CMOS的浅槽隔离结构用于在高电压器件的漏极和栅极之间形成厚的电介质区，而CMOS的栅极氧化物和阱注入物(well implant)用于设计不对称非自动对齐扩展漏极高电压器件。这样做的一个好处是在现有的深亚微米工艺流程中不用附加的掩膜就能制造高电压器件。单一的高能量注入掩膜(例如，深n阱注入)被添加到基线CMOS工艺流程以提供高电压器件与基片的隔离，并提供耗尽电荷以对击穿电离轨道定形，其对于一些功率集成电路应用是必需的。

因为现有的CMOS工艺模块用于制造高电压器件，所以传统方案的添加漂移掺杂层和厚场效氧化区的工艺复杂性被消除了。这给出了成本和性能的益处，因为并不会干扰基线深亚微米工艺构成高电压部件。

按照第一方面，本发明提供一种不对称CMOS器件，其包括：浅槽隔离(STI)区，其在一个晶胞的漏极区和栅极区之间形成电介质以允许高电压操作；和在所述晶胞内摹制的n型阱和p型阱。

按照第二方面，本发明提供一种形成不对称(CMOS)器件的方法，包括：形成第一种类型的深阱注入物；在所述深阱注入物上面而在漏极区和一部分栅极区下面形成第一种类型的第一阱注入物；在与所述漏极位置相邻的一部分栅极位置下面的第一阱注入物中形成浅槽隔离(STI)区；在源极区下面形成第二种类型的第二阱注入物。

按照第三方面，本发明提供一种形成不对称CMOS器件的方法，包括步骤：在外延层和基片层上面形成第一种类型的深阱注入物；在漏极区和一部分栅极区下面形成第一种类型摹制的第一阱注入物；在源极区下面形成第二种类型摹制的第二阱注入物；在一个晶胞的漏极区和栅极区之间形成浅槽隔离(STI)区以允许高电压操作；和其中使用从下述的组中选择的基线CMOS流程来制造所述器件，所述组由以下构成：5伏基线CMOS流程，其中利用近似12.3-15.0nm的栅极氧化物厚度，并且所述第一和第二阱注入物包括高电压p阱注入物和高电压n阱注入物；和2.5伏基线CMOS工艺流程，其中利用近似5.0-5.4nm的栅极氧化物厚度，并且所述第一和第二阱注入物包括n型阱(NW)和p型阱(PW)。