[发明专利]形成凹进式通路装置的方法

说明书

技术领域

本发明涉及形成与半导体构造相关联的凹进式通路装置的方法。

背景技术

半导体晶体管装置是一种包括栅极的装置，所述栅极通过由所述栅极控制的沟道将一对源极/漏极区彼此互连。晶体管装置是半导体构造的常见电路装置。举例来说，晶体管装置可并入到存储器结构中，所述存储器结构包含(例如)动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。

半导体制造中的持续目标是增加集成度，且因此减小装置所消耗的半导体占地空间量。然而，减小晶体管装置的大小导致许多困难。举例来说，当晶体管装置的沟道长度减小时，试图控制沟道相对侧上的源极/漏极区之间的电子流动时出现许多问题。这些问题一般称为短沟道效应。

一种对于克服短沟道问题可能有效的方法是，使晶体管装置凹进在衬底内，以使得与其为非凹进式时相比，装置消耗较小占地空间且仍具有相对较长的沟道。图1展示非凹进式晶体管装置，且图2展示凹进式装置以供与非凹进式装置进行比较。

首先参看图1，半导体构造10经说明为包括衬底12。所述衬底12可包括(例如)轻度掺杂有本底p型掺杂剂的单晶硅。为了帮助解释所附权利要求书，术语“半导电衬底”和“半导体衬底”经定义为意指包括半导电材料的任何构造，所述半导电材料包含(但不限于)例如半导电晶片的块状半导电材料(单独或以组合件形式而在其上包括其它材料)和半导电材料层(单独或以组合件形式包括其它材料)。术语“衬底”是指任何支撑结构，包含(但不限于)上述半导电衬底。

晶体管装置14由衬底支撑。所述晶体管装置包含栅极16，其通过介电材料18而与衬底12间隔开；沿着栅极侧壁包含侧壁间隔物24；在栅极的相对侧上包含一对源极/漏极区20；且在所述源极/漏极区之间包含沟道区22。

栅极16可包括各种导电材料，包含(例如)各种金属、金属合成物和/或导电掺杂硅或其它导电掺杂半导体材料。介电材料18可包括任何适宜的材料或材料组合，且通常将包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。侧壁间隔物24可包括任何适宜的合成物或合成物组合，且通常将包括氮化硅和二氧化硅中的一者或两者。源极/漏极区20可包括处于单晶硅衬底12内的导电掺杂区，且可包括具有轻度掺杂延伸的重度掺杂区。举例来说，源极/漏极区20可包括重度n型掺杂区或重度p型掺杂区，且可包括在侧壁24下方延伸的轻度掺杂部分。沟道区22掺杂有阈值电压植入物，且当足够的电流通过栅极16时将源极/漏极区20可操作地彼此互连。

图2展示包括半导体衬底32和由衬底支撑的晶体管34的构造30。晶体管包括在衬底内延伸的栅极36、在栅极与衬底之间的介电材料38、在衬底内处于栅极附近的源极/漏极区40和在栅极的最低部分周围延伸并将源极/漏极区40彼此互连的沟道区42。尽管未图示，但可在栅极36附近提供侧壁间隔物，所述侧壁间隔物类似于上文参看图1论述的间隔物24。

衬底32、介电材料38、栅极36和源极/漏极区40可包括与上文关于图1的衬底12、栅极16、介电材料18和源极/漏极区20论述的那些材料相同的材料。并且，可在沟道区42内提供阈值电压植入物，所述植入物类似于在图1的区22内提供的阈值电压植入物。

图2的凹进式装置构造与图1的非凹进式装置构造之间的差异是，图2的装置的沟道区42由于沟道区在栅极36的凹进部分周围延伸而得以加长。相对于图1的装置14，这可减小图2的晶体管装置34的短沟道效应。

尽管凹进式通路装置相对于非凹进式装置在可在避免短沟道效应的同时实现的组装密度方面具有优点，但在凹进式通路装置的大规模制造过程中遇到了各种问题，如果凹进式通路装置要在商业上变得可行的话，就应解决所述问题。因此，需要开发用于大规模制造凹进式通路装置的新方法。凹进式通路装置的一种应用是在存储器阵列中，例如DRAM阵列。因此，如果为大规模制造凹进式通路装置而开发的方法适用于制造存储器阵列，那么将更加合乎需要。

发明内容

在一个方面，本发明包含一种形成凹进式通路装置的方法。提供半导体衬底。在所述衬底内形成凹进式通路装置沟渠。一对凹进式通路装置沟渠彼此邻近。在所述凹进式通路装置沟渠内形成导电栅极材料。在所述导电栅极材料附近形成源极/漏极区。导电栅极材料和源极/漏极区一起形成一对邻近的凹进式通路装置(具体地说，一对凹进式通路晶体管)。在衬底内形成凹进式通路装置沟渠之后，在邻近的凹进式通路装置之间形成隔离区沟渠。用电绝缘材料填充所述隔离区沟渠以形成沟渠式隔离区。