[实用新型]一种可提高电源抑制比的D类功率放大器电路

说明书

技术领域

本实用新型涉及功率放大器电路的相关技术领域，特别是一种可提高电源抑制比的D类功率放大器电路。

背景技术

D类功率放大器具有静态电流小，功率转换效率高的特点。但是长期以来，阻碍D类放大器得以广泛应用的主要原因之一就是它的电源抑制比没有传统的AB类放大器好。信号反馈技术是在D类功率放大器中常用的用于提高电源抑制比的方法。但是这种方法通常需要在输出端加上无源低通滤波器，或在电路内部设计滤波器。这些都加大了电路的复杂程度，提高了电路的静态功耗。同时，输出端的反馈也引入了新的负载，对电路的电气击穿特性等提出了新的要求。

[US2006/0125554A1]描述了一种用反馈的方法来提高D类放大器电源抑制比的方法。但是这种方法需要复杂的模拟滤波器来滤掉高频谐波，增加了电路的不稳定性和复杂程度。[US2004/0090264A1]和[US2004/0113684A1]描述了用积分器的方法来计算脉冲高度和宽度乘积的方法来提高D类放大器的电源抑制比。但是这种方法需要一个积分器来完成能量的计算。这个过程需要相对复杂的电路。

实用新型内容

本实用新型的目的是为了提供一种可提高电源抑制比的D类功率放大器电路，解决了传统的提高D类放大器电源抑制比的方法的电路复杂而且不稳定的问题。

为实现上述目的，本实用新型采用了以下技术方案：

本实用新型公开了一种可提高电源抑制比的D类功率放大器电路，包括D类功率放大器及其驱动电路、电源，其特征在于：该电路还包括一压控延时电路以及一逻辑运算电路，输入信号并接压控延时电路的输入以及逻辑运算电路的一输入端，压控延时电路的输出接逻辑运算电路的另一输入端，逻辑运算电路的输出经功率放大器驱动电路后接D类功率放大器。

其中，所述的压控延时电路为输出级的电源电压供电的线性延时电路；所述的逻辑运算电路为或门运算电路；所述的D类功率放大器为MOSFET功率开关管。由于采用了以上的方案，使本实用新型具备的如下优点：

1、电路结构简单：在从输出端没有反馈信号输回到电路内部的情况下，同样可以达到良好的电源电压抑制比。

2、在通常的D类放大器中，采样时钟的频率要远大于信号的带宽。而电源中对输出的波形有影响的窜扰是集中在输入信号的频带中，而这部分窜扰是可以通过所述的方法得到抑制的。

3、上述方法适用于在标准的数字CMOS工艺中集成的D类音频放大器的电源抑制比的提高。

附图说明

图1是本实用新型的电路结构示意图。

图2是本实用新型的驱动信号产生电路的输入和输出波形示意图。

图3是本实用新型的一种简单的实现电路结构示意图。

图4是图3中各个节点上的电压信号波形示意图。

具体实施方式

以下结合附图及实施例对本实用新型作进一步描述。

与以往的实现技术不一样的是，在本实用新型中，D类放大器的输出端不连接任何反馈信号到电路内部。放大器的电源电压抑制比是通过内部的压控延时器件来完成的。电压控制的延时器件的延时是正比于电源电压的变化。通过简单的逻辑运算，输出的高电平在电压较低时保持时间拉长，而在电压较高时保存时间缩短。也就是高电平波形的面积在电源电压发生变化时，能够保持输出电压时间乘积不变，即输出的有效功率不变。这种方法特别适合于对芯片面积和静态功耗很敏感的集成电路中的D类放大器的设计。

如图1所示一种可提高电源抑制比的D类功率放大器电路，包括D类功率放大器U4及其驱动电路U3、电源，其特征在于：该电路还包括一压控延时电路U1以及一逻辑运算电路U2，输入信号Din并接压控延时电路U1的输入以及逻辑运算电路U2的一输入端，压控延时电路U1的输出接逻辑运算电路U2的另一输入端，逻辑运算电路U2的输出经功率放大器驱动电路U3后接D类功率放大器U4。