[发明专利]存储器晶胞、集成电路

说明书

技术领域

本发明涉及一种半导体元件，特别涉及一种存储器晶胞，且更特别涉及一种非易失性存储器晶胞(non-volatile memory cell)的结构及其制造方法。

背景技术

非易失性存储器可将保存的信息储存于存储器晶胞中，甚至当电源关闭时，信息仍能储存于存储器晶胞中。非易失性存储器的制造，典型的可利用标准互补式金氧半晶体管为主的逻辑处理(standard CMOS-based logicprocess)作为起始制造步骤。接着，在逻辑处理中加上额外的处理步骤来制造非易失性存储器。上述额外的处理步骤例如为包括沉积第二多晶硅和调整掺杂不纯物的接面等步骤。将“非易失性存储器”的特殊处理与标准CMOS为主的逻辑处理结合导致增加了复杂度。相反地，嵌入式(embedded)非易失性存储器的技术通常落后于先进的逻辑处理几个时代(generation)。为了达到系统芯片(system-on-chip，SOC)的嵌入非易失性存储器的需求，通常设计团队别无选择，只能接受通常落后于现今先进的标准逻辑处理两或三个时代的逻辑处理，且其处理中需额外增加七至八层掩模。该先前技术不仅典型地增加了芯片成本，而且降低了最先进逻辑处理可达到的快速且最佳的效果。

同样地，由于循环地操作非易失性存储器会导致二氧化硅质量的下降，先前技术会使非易失性存储器晶胞的元件受到较高的写入(program)和抹除(erase)电压，典型地加速二氧化硅质量的下降，因此降低了非易失性存储器晶胞的性能及可靠度。

非易失性存储器结构及制造方法因此被探索出来以解决上述问题。美国专利号第6,788,574号专利公开了一种非易失性存储器晶胞400。图1表示俯视图。非易失性存储器晶胞400包括隧道电容(tunneling capacitor)406、耦合电容(coupling capacitor)402和读取晶体管404。上述三个元件共享一个共享浮动栅(floating gate)408。耦合电容402和隧道电容406的薄板面对于浮动栅408，耦合电容402和隧道电容406的薄板分别利用连接金氧半晶体管(MOS)的源/漏极而形成。晶体管404利用浮动栅408做为栅极。结合隧道电容406的耦合电容402形成可操作的储存电荷元件，以帮助写入(program)和抹除(erase)储存于非易失性存储器晶胞400中的数据。因此，写入/抹除动作于电源关闭后仍能保留储存数据，当存储器电源接通后，读取动作可允许检测之前储存的数据。在读取动作期间，利用读取晶体管404检测储存的数据。

在一个实施例中，非易失性存储器的写入和抹除动作可利用电子穿遂过隧道电容406以进入和移出浮动栅408而达成，从而改变存储器晶胞的电荷储存状态。举例来说，为了写入非易失性存储器晶胞400，要在节点410上外加正电压，且同时节点412接地。由于耦合电容402和隧道电容406的电容值耦合，隧道电容406的两边产生了大幅度的电压下降，导致其两薄板之间产生大电场。当电场高到足以产生FN穿隧效应(Fowler Nordheim tuneling)时，电子可从主动区414穿过位于浮动栅408与其下的主动区414之间的絶缘材料，且注入浮动栅408。

相反地，在节点412上外加正电压且同时将节点410接地，位于浮动栅408中的电子可穿隧出浮动栅408，因此降低了位于浮动栅中的负电荷。

然而，如图1所示的非易失性存储器晶胞400具有一些缺点。非易失性存储器晶胞400并未与位于同一存储器阵列中的其它存储器晶胞隔开，因此位于同一存储器阵列中的非易失性存储器晶胞会互相影响。假设存储器晶胞处于晶体管404开启的状态，在读取同一存储器阵列中其它的非易失性存储器晶胞的期间，电流会持续地流过晶体管404。对于存储器阵列来说，不希望出现此电流，且会把此电流视为漏电。为了降低漏电，每一个存储器晶胞优选包含逻辑电路以控制其操作。结果增加了包含存储器晶胞和逻辑电路的芯片总面积。典型地，总面积可变大500μm²。此外，在写入和抹除动作期间，所有的电子穿隧过同一个隧道电容406。不仅影响了存储器晶胞的可靠度，而且增加了过度写入(over-programming)和/或过度抹除(over-erasing)的可能性。

因此有需要一种改良过的非易失性存储器晶胞，其具有较低的漏电和较小的芯片面积。

发明内容