[发明专利]高压半导体器件结构

说明书

技术领域

本发明涉及一种高压半导体器件结构，特别是一种横向扩散金属氧化物半导体(LDMOS)的器件结构。

背景技术

横向扩散金属氧化物半导体(LDMOS)器件常应用于高电压操作环境下，例如高功率与高频段的功率放大器，或是基地台的高功率器件。LDMOS的特征是具有高电压的耐受特性，可抗压数十至数百伏特，主要原因是LDMOS在漏极延伸结构中具有低掺杂的漂移延伸区，可用以缓和漏极端与源极端之间的击穿作用，因而使器件具有较高的击穿电压(breakdown voltage)。为使LDMOS获得更高的击穿电压，因此必须针对器件的结构进行改良。

请参阅图1A及图1B，分别为先前技术横向扩散金属氧化物半导体(LDMOS)器件结构之配置图及剖面图。如图1A所示，传统的横向扩散金属氧化物半导体10结构包含一源极结构11、一漏极结构12、一漏极延伸结构13及一栅极结构14。

源极结构11具有由其下侧部位朝中央部位延伸的突出部11’，而突出部11’则被源极结构11的上侧、左侧及右侧部位所围绕，且分别与上侧、左侧及右侧部位分隔一预设距离。漏极结构12配置于上述预设距离所形成的区域，形成围绕在突出部11’左侧、上侧及右侧的马蹄形区域，且其外围则被突出部11’以外的源极结构11所围绕。漏极延伸结构13围绕于漏极结构12外围，并与源极结构11相隔一特定距离。同时，源极结构11与漏极延伸结构13间具有一栅极结构14，此栅极结构14下方即为场效沟道区。在此高压器件低导通电阻(Rdson)的要求下，此突出部11’的布局特征不容易避免。

如图1B所示，系为图1A沿I-I线的剖面图。源极结构11包含形成于基板如P型基板15表面上的源极电极16；形成于P型基板15中并位于源极电极16底下的p型阱17，其中掺杂有P型导电离子；形成于p型阱17中的n⁺型掺杂区18，为具有高掺杂浓度N型导电离子的一区域；形成于p型阱17中并与n⁺型掺杂区18相邻之p+型掺杂区19，为具有高掺杂浓度p型导电离子的一区域。其中，n+型掺杂区18与p+型掺杂区19皆与源极电极16相连接。

漏极结构12包含形成于P型基板15表面上的漏极电极20；位于漏极电极20下方且形成于P型基板15中的n型阱21；形成于n型阱中的n⁺型掺杂区22，为具有高掺杂浓度N型导电离子的一区域，并与漏极电极20相连接。

漏极延伸结构13中包含具有低掺杂浓度N型导电离子的n型漂移延伸区23，及形成于n型漂移延伸区23中的p型掺杂区24。其中，漏极延伸结构13的n型漂移延伸区23与源极结构11的n⁺型掺杂区18间具有一预设距离，用以形成场效沟道区27。

栅极结构14包含形成于基板表面上的栅极绝缘层25与形成于栅极绝缘层25上的栅极电极26。栅极结构14配设于n型漂移延伸区23与p型阱17的上方，透过控制栅极电压的大小以开关场效沟道区27。

上述的LDMOS结构中，源极突出部11’具有一个小曲率半径的尖端111，易产生电荷积聚的现象使得通过此部位的电场强度较为强烈，造成场效沟道区间电场分布不均，当操作于高压条件下时，将因电场局部积聚的效应而形成击穿作用，降低LDMOS的击穿电压。如欲不使此突出部11’影响其器件击穿电压，则必须将此曲率半径变大，然而此举却使整体器件面积变大，相对的使得导通电阻(Rdson)变高，并降低芯片上器件的积集度。

综上，由于现有技术中具有小曲率半径的电极终端易形成电荷积聚，造成场效沟道间电场强度分布不均，因而导致击穿电压降低的情形产生。

发明内容

本发明所要解决的技术问题在于，提供一种具有高击穿电压的高压半导体器件结构，不仅具有低导通电阻并可同时提高芯片上半导体器件的积集度，以满足微型化电子器件的要求。

本发明的高压半导体器件结构包含一基板、一漏极结构、一漏极延伸结构、一源极结构及一栅极结构。