[发明专利]记忆体及其低偏移量限制偏压电路

说明书

技术领域

本发明涉及一种记忆体的低偏移量限制偏压电路，特别是涉及一种具有多阶记忆单元的记忆体的低偏移量限制偏压电路。

背景技术

以现今记忆体(memory，即存储介质，存储器，内存等，以下均称为记忆体)的种类，例如快闪记忆体(flash memory)、动态随机存取记忆体(dynamicrandom access memory，DRAM)与静态随机存取记忆体(static randomaccess memory，SRAM)......等，其在读取(read)、写入(write)或清除(erase)资料(资料即数据，以下均称为资料)的准确度，已成为各厂商发展记忆体产品的主要指标之一，且更为提升记忆体产品竞争力的关键。

众所皆知，上述记忆体内具有多个记忆单元阵列区(memory cell arrayarea)，且每一个记忆单元阵列区具有多个记忆单元(memory cell)，其可以为多阶记忆单元(multilevel memory cell)。请参阅图1所示，是为现有习知的施加于记忆单元的汲极端电压(Vd)的限制偏压电路图，其利用限制电晶体Mclamp的栅极接收一个限制电压Vclamp后，而在限制电晶体Mclamp的源极端提供一个电压Vdr至记忆单元阵列区101。其中，在记忆单元阵列区101内是通过控制机制单元103控制电晶体Mpassgate与Mselect，以选择所欲读取、写入或清除的记忆单元，例如为读取记忆单元101a时，上述的电压Vdr会提供至记忆单元101a的汲极端(drain side)，以使得记忆单元101a产生一个记忆单元电流Icell。

一般而言，由于记忆体先天架构的关系，会在电晶体Mpassgate与Mselet间、和电晶体Mselect与记忆单元101a间有电阻负载(resistiveloading)效应产生，故而使得读取记忆单元101a所产生的记忆单元电流Icell会减少读取边缘(read margin)，进而导致错误读取记忆单元101a的资料。请参阅下面的表一所示，是绘示图1的记忆单元101a在产生不同的记忆单元电流Icell时，其汲极端电压Vd的差异表。

  V_clamp  V_dr  V_dI_cell＝5μA  2.833V  1.709V  1.675VI_cell＝25μA  2.833V  1.607V  1.441V变动量  0V  0.102V  0.234V

表一

请共同参阅图1及表一所示，表一所列的差异表，其主要是为了要看出在记忆单元101a在产生不同的记忆单元电流Icell时，例如为5uA或25uA，且考虑上述电阻负载效应的影响，在记忆单元101a的汲极端电压Vd的变动量。