[发明专利]具有凹陷通道晶体管的半导体器件

说明书

技术领域

本发明涉及一种存储器件。更具体而言，本发明涉及一种具有凹陷通道区域的半导体器件以及一种用于制造该半导体器件的方法，该凹陷通道区域包含竖直的绝缘体上硅(“SOI”)通道结构。

背景技术

当单元晶体管的通道长度缩短时，单元通道区域的离子浓度通常会增高，以便维持该单元晶体管的临界电压。该单元晶体管的源极/漏极区域中的电场增强，从而增加了漏电流。这导致DRAM结构的刷新特性劣化。因此，对于其中刷新特性有所改善的半导体器件存在需求。

图1是半导体器件的简化布局。该半导体器件包含有源区101以及栅极区103。该有源区由器件隔离结构130来限定。

图2a至2c是描绘用于制造半导体器件的方法的简化剖视图，其中图2a至2c是沿着图1的线I-I’所获得的剖视图。利用器件隔离掩模(未显示)蚀刻具有垫绝缘膜(未显示)的半导体基板210，以形成限定鳍式有源区220的沟槽(未显示)。将用于器件隔离的绝缘膜(未显示)形成为填充该沟槽。将该用于器件隔离的绝缘膜进行抛光直到该垫绝缘膜露出，从而形成器件隔离结构230。去除该垫绝缘膜以露出该鳍式有源区220的顶面。

参照图2b，利用凹形栅极掩模(未显示)蚀刻出该器件隔离结构230的预定厚度，该凹形栅极掩模限定图1中所示的栅极区103，使得该鳍式有源区220的上部突出在器件隔离结构230之上。

参照图2c，将栅极绝缘膜260形成于突出的鳍式有源区220之上。将栅极结构295形成于图1中所示的栅极区103的栅极绝缘膜260之上，以填充该突出的鳍式有源区220，其中该栅极结构295包括栅极电极265与栅极硬掩模层图案290的叠层结构。

图3是描绘半导体器件的简化剖视图。如果将高于临界电压的电压施加至栅极，则反转层IL以及耗尽区DR形成于栅极绝缘膜360之下的半导体基板中。

根据上述用于制造半导体器件的传统方法，必须调整例如栅极电位以及单元通道结构的离子浓度等器件特性，以确保该器件具有所要的关断特性，这造成从存储节点至半导体基板的本体的漏电流增加。于是，由于漏电流增加的缘故，难以获得适当的器件刷新特性。

发明内容

本发明的实施例涉及一种具有凹陷通道晶体管的半导体器件，该凹陷通道晶体管具有增大的通道区域。根据一个实施例，该凹陷通道晶体管设置有包含竖直的绝缘体上硅(“SOI”)通道结构的凹陷通道区域。

在本发明的一个实施例中，半导体器件包括：器件隔离结构，其形成于半导体基板中以限定有源区，该有源区在其侧壁的下部具有凹陷区域；凹陷通道区域，其形成于该有源区之下的该半导体基板中，该凹陷通道区域具有竖直的绝缘体上硅(“SOI”)通道结构，该SOI通道结构形成于沿着栅极区纵向的器件隔离结构的侧壁处；栅极绝缘膜，其形成于包含该凹陷通道区域的半导体基板之上；以及栅极电极，其形成于该栅极绝缘膜之上以填充该凹陷通道区域。

根据本发明的另一实施例，用于制造半导体器件的方法包括：在半导体基板中形成器件隔离结构以形成有源区，该有源区在其侧壁的下部具有凹陷区域；在该半导体基板和该器件隔离结构之上形成硬掩模层图案，该硬掩模层图案限定凹形栅极区；在该凹形栅极区的侧壁处形成凹陷通道间隙壁；通过利用该凹陷通道间隙壁和该硬掩模层图案作为蚀刻掩模，蚀刻在该凹形栅极区的底部露出的半导体基板以形成凹陷部，其中该凹陷部包含具有竖直的绝缘体上硅(“SOI”)通道结构的凹陷通道区域，该SOI通道结构形成于沿着该栅极区纵向的器件隔离结构的侧壁处；除去该凹陷通道间隙壁和硬掩模层图案以露出该半导体基板；在该露出的半导体基板之上形成栅极绝缘膜；以及形成栅极结构，其包含栅极硬掩模层图案与栅极电极的叠层结构，该栅极结构填充该栅极区的栅极绝缘膜之上的凹陷通道区域。

附图说明

图1是传统半导体器件的简化布局。

图2a至2c是描绘用于制造半导体器件的传统方法的简化剖视图。

图3是传统半导体器件的简化剖视图。

图4是根据本发明一个实施例的半导体器件的简化布局。

图5与6是根据本发明一个实施例的半导体器件的简化剖视图。

图7a至7i是描绘根据本发明一个实施例的用于制造半导体器件的方法的简化剖视图。

图8a至8d是描绘根据本发明另一实施例的用于制造半导体器件的方法的简化剖视图。

具体实施方式