[发明专利]无等离子损伤的不着陆介层窗制程

说明书

技术领域

本发明是有关于一种半导体元件和制造方法，且特别是有关于一种半导体元件，其包含金属配线层(metal wiring layer)、在配线层上包含氧和硅的第一氧化层、用以改进可靠性(reliability)而不会对半导体造成等离子损伤(plasma damage)的金属间介电(inter-metal dielectric，IMD)层，和位于第一氧化层上的第二氧化层，且本发明还是一种有关前述半导体元件的制造方法。

背景技术

高密度集成电路(integrated circuits，IC)由形成于半导体基底中和形成于半导体基底上的元件(例如场效应晶体管(filed-effecttransistors，FETs)和双极性元件)构成，且包含多层内连结构，内连结构用于形成与各种元件的连接并形成各种元件之间的连接。另外，许多高密度集成电路包含紧密间隔的元件阵列，元件阵列由形成于基底和元件上的平行配线线路的一个或一个以上阵列进行存取，并连接到这些阵列。

为实现多个配线层之间的连接，垂直内联线(例如“介层窗”或“插塞”)形成于第一层配线线路的顶部与第二层配线线路的底部之间，并由金属间介电层而分离。图1到3中说明已知的不着陆介层窗(unlanded via)的形成。

图1表示半导体基底100，其上形成有图案化的第一层金属配线层110。为简洁起见，未描绘半导体基底100与图案化第一层金属配线层110之间的主动元件的元件区域。通常，如Ti/TiN阻障层(barrier layer)120的阻障层会形成在于图案化的第一层金属配线层110上。在第一层配线线路形成之后，提供金属间介电(IMD)层130，例如高密度等离子(high-density plasma，HDP)氧化层。这些金属间介电层包含在配线线路给定层的内金属图案之间的HDP氧化沉积期间形成的不良的空隙区域140。随后使用等离子增强化学气相沉积(plasma-enhanced chemicalvapor deposition，PECVD)制程以在IMD层130上沉积氧化层150。在对PECVD氧化层150进行化学机械研磨(chemical mechanical polishing，CMP)(以减少表形变化(topographical variation)160)之后，形成覆盖氧化层(capped oxide layer)200，如图2所示。

如图3所示，为修补化学机械研磨后所产生的缺陷，会先在覆盖氧化层200上形成一层修补层201，其通常为LPTEOS或者PECVD氧化层。接着，穿过IMD层130形成一个介层窗蚀刻开口300，以形成一介层窗，从而暴露第一层配线线路末端的一部分。然后，提供金属(未图标)以填充介层窗，且随后于介层窗内的金属插塞上形成配线线路(未图标)以完成连接。在已知的介层窗形成制程中，难以避免由过度蚀刻(overetching)介层窗槽所导致的对底层主动元件区域和/或基底区域的损伤。在HDP氧化沉积期间形成的空隙区域140的存在也使已知介层窗形成制程中的问题加剧。

这是因为通常将介层窗蚀刻制程设计为包含充足水平(sufficientlevel)的过度蚀刻，以确保在介层窗蚀刻制程中暴露第一层配线线路的表面。依靠光学或其它终点(endpoint)探测技术来确定介层窗蚀刻制程的终点通常是不切实际的。因此，可能难以用满意的可靠性来探测蚀刻终点。出于必要性，介层窗蚀刻常为固定时间的操作，其由设计而合并了预定水平的过度蚀刻，从而可能对底层的主动元件区域和/或基底区域引起损伤。空隙140的存在则提供一个蚀刻到配线层110水平以下并进入基底100中的不良快捷方式。而且，常在UV等离子中执行介层窗蚀刻，使底层氧化膜(例如栅极氧化膜)因UV等离子而退化。由图3中的区域310表示示范性的对基底的介层窗蚀刻损伤。

除了过度蚀刻损伤问题之外，当使配线线路具有接近于或处于在处理期间使用的特定平版印刷设备(lithography equipment)的分辨率极限(resolution limit)的宽度时，将很可能形成不着陆介层窗。不着陆介层窗为垂直内连结构，其延伸越过即将形成所需连接的金属配线线路或其它导体的边缘。因为形成的介层窗具有约等于其所接触的配线线路的宽度，所以不着陆介层窗在已知半导体IC制程中通常是不可避免的。介层窗的任何对准错误都可能引起介层窗的一部分位于超过配线线路的边缘处，且因此使介层窗不着陆。图3中的介层窗蚀刻开口300说明不着陆介层窗的样子。