[发明专利]一种数据缓存电路

权利要求书

1.一种数据缓存电路，其特征在于，包括，

移位缓存单元(1)，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元(2)，延时单元，选择单元，

所述移位缓存单元(1)，接收外部的样本数据输入，在写控制单元产生的写控制信号的控制下将输出连接到数据缓存RAM的数据总线上；

所述写控制单元，接收输入的系统帧同步信号，数据缓存RAM的存储深度指示信号和相关器阶数指示信号，输出连接到数据缓存RAM的写使能控制端和写地址总线；

所述数据缓存RAM，用于循环存储样本数据，

所述读控制单元，接收计数单元的商值输出、数据缓存RAM存储深度指示信号和相关启动指示信号，分别输出读地址信号和读控制信号到数据缓存RAM的读地址总线和读控制总线上；

所述计数单元，根据相关器的阶数，相位偏移量和相关周期长度，在相关启动指示信号的控制下计算出相关数据组在数据缓存RAM中存储的具体位置信息，分别输出商值和余数到读控制单元和延时单元的输入端；

所述移位缓存单元(2)，输入端到连接数据缓存RAM的读数据总线，将连续两个工作时钟读出的样本数据拼接成一组候选相关数据组输送给选择单元；

所述选择单元，根据延时单元输出的选择控制信号从候选相关数据组中选择高阶相关器所需的相关数据，输出到高阶相关器处理；

所述延时单元，接收并调整计数单元余数输出的时间延迟，使其与选择单元的输入数据保持同步，然后输出到选择单元。

2.如权利要求1所述的数字缓存电路，其特征在于：

所述移位缓存单元(1)包括移位缓存寄存器组，其数据缓存量由相关器的阶数决定；

每个移位缓存寄存器组可存储一个样本数据。

3.如权利要求1所述的数据缓存电路，其特征在于：

所述写控制单元，包括计数器(1)，比较器(1)，或门(1)，计数器(2)和比较器(2)；

所述计数器(1)的一输入端连接外部输入的系统帧同步信号，另一输入端连接比较器(1)的一输出端，其输出端连接比较器(1)的一输入端，

所述比较器(1)的另一输入端连接外部输入的相关器的阶数指示信号，一输出端连接数据缓存RAM的写控制总线，与计数器(1)相连的输出端连接到计数器(2)的一输入端，

所述计数器(2)的另一输入端连接或门(1)的输出端，其一输出端连接数据缓存RAM的写地址总线，另一输出端连接比较器(2)的一输入端，

所述比较器(2)的另一输入端连接外部输入的数据缓存RAM深度指示信号，其一输出端连接到或门(1)的一输入端，

所述或门(1)的另一输入端连接外部输入的系统帧同步信号。

4.如权利要求1所述的数据缓存电路，其特征在于：

所述数据缓存RAM为一块，其宽度由相关器的阶数决定，存储深度由相关器阶数和数据缓存量共同决定，采用双口RAM。

5.如权利要求1所述的数据缓存电路，其特征在于：

所述读控制单元，包括比较器(4)、选择器和延时器，

所述比较器(4)，一输入端连接数据缓存RAM的存储深度信号，另一输入端连接计数单元的商值输出，其输出端连接选择器的控制输入端，

所述选择器，一输入端连接计数单元的商值输入，另一输入端连接内部设定的零地址，其输出的读地址连接到数据缓存RAM的读地址总线上，

所述延时器的输入连接外部的相关启动指示信号，输出连接数据缓存RAM的读控制总线。

6.如权利要求1所述的数据缓存电路，其特征在于：

所述计数单元，包括计数器(3)，比较器(3)，加法器和运算单元，

所述计数器(3)，一输入连接外部输入的相关启动指示信号，输出连接到内部的比较器(3)和加法器的输入端，

所述比较器(3)，其输入分别连接外部输入的相关周期长度指示信号和计数器(3)的输出端，输出连接计数器(3)的另一输入端，

所述加法器，一输入连接计数器(3)的输出，另一输入连接外部的搜索相位偏移指示信号，其输出连接运算单元的输入，

所述运算单元，一输入连接加法器输出，另一输入连接相关器的阶数指示信号，其商值输出连接读控制单元的输入端，余数输出连接延时单元的输入端。

7.如权利要求1所述的数据缓存电路，其特征在于：

所述移位缓存单元(2)，包括两个移位寄存器组，其中，

一移位寄存器组，其输入连接数据缓存RAM的读数据总线，输出同时连接选择单元的输入端和另一移位缓存寄存器组的输入端，另一移位寄存器组存储上一个时钟周期读出的数据，将输出连接到选择单元的输入端。