[发明专利]半导体异质结构和形成半导体异质结构的方法

说明书

技术领域

本发明涉及一种形成半导体异质结构的方法，所述方法包括：提供具有第一面内晶格参数a₁的基材，提供具有第二面内晶格参数a₂的缓冲层，和在所述缓冲层上提供顶层。本发明进一步涉及一种相应的半导体异质结构和包含这种半导体异质结构的半导体装置。

背景技术

US5,442,205公开了带有应变半导体层的半导体异质结构装置，由该文献可知与上述类似的半导体异质结构。已知的异质结构包括硅或锗的应变外延生长层，所述应变外延生长层位于具有空间梯级的Ge_xSi_1-x外延生长层的硅基材上，所述Ge_xSi_1-x外延生长层顺次被无梯级覆盖层Ge_x0Si_1-x0所覆盖，所述Ge_xSi_1-x外延生长层和覆盖层Ge_x0Si_1-x0介于所述硅基材与应变层之间。其间的梯级层和覆盖层起缓冲层的作用，所述应变层起顶层的作用。这种异质结构例如可作为面发光LED(发光二极管)或MOS FET(金属-氧化物-半导体场效应晶体管)的基础。

所述缓冲层的空间梯级Ge_xSi_1-x层用于调节下层基材与所沉积的松弛材料之间的晶格参数，同时尽可能减少缺陷的密度。通常提供SiGe附加覆盖层作为松弛层来改善所述结构的晶体品质，所述SiGe附加覆盖层具有与梯级层顶部所得的Ge浓度相对应的恒定的Ge浓度。

所得的结构通常具有不适于进一步使用的表面形态。US2003/0215990着眼于防止半导体异质结构中的掺杂物的相互扩散，该文献提出了一种在生长任何其他层之前进行平面化的步骤，特别是化学机械抛光(CMP)步骤。在此，CMP的作用是提供经抛光的通常约为2_的光滑表面。在CMP之后，需要进一步处理所述基材，以备随后的层的沉积。这类处理包括用HF溶液并进而用烘烤处理所述表面，以去除所有的氧化物。接着，US 2003/0215990提出了例如硅锗层或应变硅层等其他层的外延生长沉积。

然而，出现的情况是，当采用上述现有技术方法时，所得的半导体异质结构的表面性能并不令人满意。实际上，由于在沉积随后的层之前的烘烤，硅锗表面会变得粗糙。在随后的例如应变硅层的生长过程中，表面粗糙度会变小，进而最终的粗糙度也会变小，但是，在CMP步骤后，该粗糙度仍会显著高于梯级GeSi层表面或覆盖层(如果存在的话)表面的粗糙度，因为所述应变硅层的厚度不能超过临界厚度，如果超过临界厚度，缺陷将会在层内或在应变层与下层的界面上成核。因此，应变硅层的总厚度太薄，则使得不能采用附加的CMP来平整应变硅层表面至所需的值。除使表面粗糙度有部分改善的厚度方面之外，US 2003/0215990还提出控制平面化之后各层的生长温度，但这仍然只能得到数量级为5_的最终表面粗糙度值。

而且，由于CMP之后对缓冲层的烘烤，例如应变层等顶层与下层之间的包埋界面甚至会具有更高的粗糙度。然而，当应变层转移到操作基材上而形成绝缘体型半导体异质结构上的应变硅层时，这种包埋的界面就会成为没有顶层的表面。例如，这可以通过采用基于SmartCut技术的方法而实现。此时也不能采用附加的CMP来使所述表面变平。

对于基材品质来说，表面粗糙度是很关键的，因为异质结构上的粗糙表面将会造成其上所形成的电子装置的最终结构粗糙，进而会损害所形成装置的电学行为。因此，本发明的目的是提供一种形成异质结构的方法和相应的半导体异质结构，所述半导体异质结构具有较好的表面粗糙度性能和/或较好的包埋界面的粗糙度性能。

发明内容

采用本发明的形成半导体异质结构的方法达到了这一目的。

令人惊讶的是，本发明发现，特别是在平面化和烘烤步骤之后，通过在缓冲层和顶层之间提供附加层，其中，选择所述附加层的面内晶格参数值以使该值位于第一和第二晶格参数值之间，该附加层的表面粗糙度与下面的缓冲层的表面粗糙度相比下降了。因此，与现有的异质结构相比，所述异质结构的表面粗糙度下降了。这是由于顶层在已经更光滑的表面上生长这一事实。此外，当顶层转移到操作基材上，附加层和顶层之间的包埋界面实际上成为新的自由表面时，还将观察到改善的表面粗糙度，这是由于附加层的表面比下面的缓冲层表面更光滑。