[发明专利]多级互连的可靠性测试结构

说明书

技术领域

本发明涉及一种集成电路以及用于半导体器件制造的工艺。特别是，本发明涉及一种用于对多级互连结构的集成度进行测试的方法和系统。更具体地说，本发明提供了一种用于对由电迁移引起的互连结构的导电击穿进行测试的方法和装置，但是应该理解，本发明具有更广的应用范围。

背景技术

集成电路已从制造在硅单芯片上的少数互连器件发展到数百万的器件。现在的集成电路提供了远远超过最初想象的性能和复杂度。为了实现对复杂度和电路密度(即，能封装到给定芯片面积上的器件数目)的提高，也称作器件“几何形状”的最小的器件特征尺寸随着每一代集成电路而变小。

提高电路密度不仅提高了IC的复杂度和性能，还向消费者提供了更低成本的部件。集成电路或芯片的制造设备可价值数亿甚至数十亿美元。每个制造设备会具有一定的晶片产量，并且在每个晶片上会具有一定数目的IC。因此，通过使集成电路的单个器件更小，可在每个晶片上制造更多的器件，由此增加了制造设备的产量。由于在集成电路制造中使用的每个工艺都具有局限性，所以使器件更小很有挑战性。也就是说，给定的工艺通常仅适于确定的特征尺寸，因此，需要改变工艺或者器件布局。此外，由于器件要求越来越快的设计，在确定的传统工艺和用于晶片可靠性的测试过程中，存在着包括测试限制的工艺。

仅作为例子，只要铝金属层已经在第一集成电路器件中使用，铝金属层就可以是用于半导体器件的材料的选择。因为铝具有良好的导电性且可以粘附在介质材料以及半导体材料上，所以铝已经成为一种选择。

最近，铝金属层已经部分地由铜互连来代替。铜互连与低k介质材料一起用来形成先进的常规半导体器件。铜比铝具有更小的电阻值，从而通过铜互连高速传播信号。

随着器件越来越小且对集成的要求越来越高，铜和低k介质材料的限制包括不希望的Cu或者其它导电材料向集成电路的其它部分中的迁移。因此，通常将导电铜的特征部嵌在诸如氮化硅(SiN)的阻挡材料内，这样，可以阻止铜扩散。

在CMP后的铜表面和SiN盖层上的Cu位错是影响铜后端可靠性失效和电失效的最致命的机制之一。这种失效的一个例子是通过HTOL加速测试使两个或者多个金属线局部桥接。

由电迁移引发的Cu位错的例子包括铜物质迁移，晶粒(grain)生长期间的空隙形成以及晶粒边界的重组。对Cu位错进行控制是提高由与其相关的失效模式引起的可靠性和成品率问题的关键解决方案。

图1A示出在介质4内形成的并由覆盖(overlying)的氮化硅阻挡层6密封的铜特征部2的简化横截面图。图1A示出在铜中出现的诸如小丘8和空隙10的形貌可以导致不均匀的厚度和覆盖的SiN阻挡层的平坦度。因此，当含铜结构有电流通过时，沿铜的晶粒边界的释放会产生不希望的迁移，破坏SiN阻挡层。

图1B是示出电流通过后的铜位错引起的金属桥接的横截面的电子显微镜照片。图1B示出在不进行铜位错控制的情况下制造的受电的金属线，其中可以看到在沟槽之外的铜迁移。这种迁移会导致电路短路，也会影响芯片功能。

应避免图1A所示的器件的突然且破坏性的失效。因此，工程师开发了用于对预计会在经受电势差的器件内出现的迁移效应进行估算的测试。这些测试涉及施加电压来测试芯片上的结构。并非旨在在芯片正常工作状态下使这些测试结构工作，而是使测试结构单独出现，以允许施加加速电压来评估会发生的迁移效应。

通常，需要有分离的测试结构以针对每个导电层中的迁移来估算电势。多个这种测试结构占据了芯片上珍贵的空间，而将这些空间分配给芯片会更有益。

如上所述，可以看出，期望有改进的用于预测半导体器件可靠性的技术和测试结构。

发明内容

根据本发明的实施例涉及允许在多个互连金属层中的电迁移效应进行测试的方法和结构。根据本发明的测试结构的实施例至少包括通过测试结构的不同金属层的两个部分。每个部分分别包括为接收加载电压和感测电压而配置的节点。对这些节点选择性地施加加载电压和感测电压可以迅速、准确地检测在每个金属层中的迁移。