[发明专利]与非门型非挥发性存储器及其制造方法与操作方法

说明书

技术领域

本发明涉及一种半导体元件，特别是涉及一种与非门(NAND)型非挥发性存储器及其制造方法与操作方法。

背景技术

非挥发性存储器元件由于具有可进行多次数据存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。

典型的非挥发性存储器件，一般被设计成具有堆叠式栅极((Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基板之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(Word Line)相接，此外还包括穿隧氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基板和浮置栅极之间以及浮置栅极和控制栅极之间。

另一方面，目前本领域较常使用的闪存阵列包括或非门(NOR)型阵列结构与与非门(NAND)型阵列结构。由于与非门(NAND)型阵列的非挥发性存储器结构是使各存储单元串接在一起，其集成度与面积利用率较非门(NOR)型阵列的非挥发性存储器为佳，已经广泛地应用在多种电子产品中。

图1所展示为现有的与非门型非挥发性存储器的结构的截面图。

如图1所示，在基板100上设置有多个存储单元M1～M8与两个选择晶体管ST1、ST2。存储单元M1～M8设置在两个选择晶体管ST1、ST2之间。在存储单元M1～M8之间的基板100中、存储单元M1与选择晶体管ST1之间的基板100中以及存储单元M8与选择晶体管ST2之间的基板100中形成有掺杂区102。这些存储单元M1～M8及选择晶体管ST1、ST2经由掺杂区102串接在一起而构成存储单元行。在存储单元行两侧设置有源极区104与漏极区106。源极线SL与源极区104电连接。位线BL通过插塞108与漏极区106电连接。

在上述的NAND型非挥发性存储器中，由于各存储单元M1～M8之间通过掺杂区102连接在一起。在元件尺寸持续缩小的情况下，存储单元宽度越来越小，相邻的掺杂区102之间会有短沟道效应、漏极引发的能带降低(Drain Induced.Barrier Lowering，DIBL)效应等问题，而影响存储器的可靠度。

此外，对于上述的NAND型非挥发性存储器而言，在程序化选定存储单元时，在同一存储单元列中的其它非选定存储单元都是作为传输栅极。因此，在进行程序化时，需使非选定存储单元处于完全开启的状态。使非选定存储单元处于完全开启状态的偏压将会限制存储单元启始电压范围的设定。举例来说，当此存储单元为单阶存储单元时，通过基准读取电压Vref，来判别两种不同启始电压(Vth1、Vth2)，Vth1＜Vref1＜Vth2。Vth1为小于0伏特；Vref1为0伏特左右；Vth2为大于0伏特左右。当非选定存储单元处于完全开启状态的偏压为5伏特时，则Vth2只能设定在0伏特与5伏特之间，而使得Vth2的范围较小。当此存储单元为多阶存储单元时，通过基准读取电压Vref1、Vref2、Vref3，来判别四种不同启始电压(Vth1、Vth2、Vth3、Vth4)，Vth1＜Vref1＜Vth2＜Vref2＜Vth3＜Vref3＜Vth4。同样，当非选定存储单元处于完全开启状态的偏压为5伏特时，Vth1为小于0伏特；Vref1为0伏特左右；Vth2、Vref2、Vth3、Vref3、Vth4需设定在0伏特与5伏特之间，例如Vth2为0.2～1伏特、Vref2为1.2伏特、Vth3为1.4～2.2伏特、Vref3为2.4伏特、Vth4为2.8～3.6伏特；而使得Vth2、Vth3、Vth4的范围较小。如此，在现有的NAND型非挥发性存储器的程序化操作中，就需要进行多次程序化步骤及程序化确认步骤，以使程序化存储单元准确处于设定的启始电压中，如此将花费较长的时间。而且，在对选定存储单元进行读取操作时，在同一存储单元列中的其它非选定存储单元也容易对于选定存储单元造成读取干扰。

发明内容

本发明的目的就是提供一种NAND型非挥发性存储器及其制造方法与操作方法，而可以提高元件的可靠度。

本发明的再一目的是提供一种NAND型非挥发性存储器及其制造方法与操作方法，可容易的与一般工艺整合在一起，而可以增加工艺余量。