[发明专利]系统在封装中的集成电路及其封装方法

说明书

技术领域

本发明是有关于一种集成电路及其封装方法，且特别是有关于一种系统在封装中的集成电路封装系统及其封装方法。

背景技术

今日集成电路的演进，朝向在面积更小的电路中来执行更多的功能的趋势，在系统在晶片上(system on a chip，SOC)的设计中，必须要把类比电路、存储器、输入/输出单元，甚至是射频电路同时布局在一晶片上，将大量提升电路复杂度及降低晶片的良率。

在此SOC设计上，必须考虑的是类比电路部分在工艺上不易做到特征尺寸极小的工艺(例如90纳米以下)，因此，在晶片的工艺中必须迁就类比电路部分的限制，再者，在同一工艺中，制作类比电路的良率上也低于制作数位电路的良率，由于科技的发展，在一晶片中，虽然制作类比电路部分慢慢克服良率低的缺点，并逐渐把类比特征尺寸做到更小，但却远远追不上数位电路部分可把特征尺寸做到极小的进展。因此，必须要有一种方法，来解决类比电路部分及数位电路部分的工艺特征尺寸差异问题，并且，在SOC中，在变更设计时需要将整个晶片设计重新下线，并重新制作每一层光刻掩膜，在改良电路或研发新电路时，需要花费非常多的时间及成本。

习知为了解决固定上述问题，使用现场可编程门阵列(fieldprogrammable gate array，FPGA)来处理数位电路部分，并以固定元件(例如类比电路、存储器等)来组合此FPGA区来封装成一系统，但却会花费较多的成本及占据较大面积。

发明内容

本发明的目的就是在提供一种集成电路封装系统，可节省光刻掩膜数目、降低非重复性工程设计(Non-recurring engineering，NRE)成本、提升良率、减少生产时间及增加电路设计弹性。

本发明再一目的是提供一种集成电路封装系统的封装方法，可提升良率、节省光刻掩膜数目及降低NRE成本、减少生产时间及增加电路设计弹性。

本发明提出一种集成电路封装系统，包括一个或多个第一区块芯片及一个或多个第二区块芯片(dice)，而第一区块芯片使用第一工艺制造；第二区块芯片使用第二工艺制造，其中该第一工艺及该第二工艺至少其中之一包括金属可编程单元阵列(metal programmable cell array)技术的运用，第一区块芯片电性连接至第二区块芯片，使第一区块芯片及第二区块芯片封装为一系统。

依照本发明的较佳实施例所述，上述的集成电路封装系统，其中第一区块芯片中的工艺特征尺寸小于第二区块芯片中的工艺特征尺寸。

本发明再提出一种集成电路封装系统的封装方法，包括以下步骤：首先，设置一个或多个使用第一工艺的第一区块芯片的第一区块芯片，并设置一个或多个使用一第二工艺的第二区块芯片，其中该第一工艺及该第二工艺至少其中之一包括金属可编程单元阵列技术的运用；接后，电性连接第一区块芯片与第二区块芯片；随后，再封装第一区块芯片及第二区块芯片为一系统。

依照本发明的较佳实施例所述的集成电路封装系统的封装方法中，第一区块芯片的工艺特征尺寸小于第二区块芯片的工艺特征尺寸。

本发明因采用使第一工艺的芯片及第二工艺芯片装成一系统的结构，可节省光刻掩膜数目，降低成本及提升良率、并可减少生产时间及增加电路设计弹性。

为让本发明的上述和其他目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明一实施例的系统在封装中(SIP)的集成电路100的电路方块图。

图2为本发明另一实施例的系统在封装中(SIP)的集成电路200的电路连接图。

图3为本发明又一实施例的系统在封装中(SIP)的集成电路300的电路方块图。

图4为本发明实施例系统在封装中(SIP)的集成电路的封装方法的流程图。

100、200、300：集成电路

110、120、210、220、310、320、330、340：芯片

211：输入/输出单元

213：存储器

215：金属可编程单元阵列区

221：模拟单元

S401、S403、S405：步骤

具体实施方式