[发明专利]形成金属氧化物半导体晶体管的方法

说明书

技术领域

本发明涉及一种形成半导体元件的方法，尤其涉及一种形成金属氧化物半导体(MOS)的方法，以有效改善晶体管结漏电(junction leakage)的问题。

背景技术

随着半导体工艺进入深亚微米时代，因为提升NMOS和PMOS驱动电流将会大为改善晶体管元件的时间延迟功效(time-delay performance)，因此65nm以下的工艺对于NMOS和PMOS的驱动电流(drive current)提升的需求已经日趋重要。

举例来说，传统上有针对发展ILD低介电常数(low k)材料来提升驱动电流的研究。而近年来，国内外已经开始研究浅沟槽隔离结构(STI)氧化层、多晶硅顶盖(Poly-Cap)的氮化硅(SiN)压缩或抗张结构(stressor)及接触窗氮化硅中止层(SiN contact etching stopper layer，缩写为SiN CESL)的膜层应力(filmstress)对晶体管元件的驱动电流的影响。所得到的结果是，将STI氧化物、多晶硅顶盖的氮化硅压缩或抗张结构与接触窗氮化硅中止层膜层应力沉积成压缩或张应力(tensile stress)。而且膜层越抗张力，则NMOS驱动电流增加地越多；相对地，膜层越压缩，则PMOS驱动电流增加地越多。

另外对于降低晶体管元件的漏电流的需求也相当重要。近来国内外的一些专家趋向于思考如何修补晶体管的缺陷，以减少漏电路径(leakage path)。因此如何有效提升高张力或高压缩接触窗氮化硅中止层膜层的应力，同时降低晶体管电流结漏电已成为目前改善晶体管效能的要点之一。

发明内容

本发明的目的是提供一种形成金属氧化物半导体晶体管的方法，以提升元件的驱动电流并改善晶体管的结漏电。

本发明的又一目的是提供一种形成金属氧化物半导体晶体管的方法，以修补晶片表面的损伤，如此可大幅改善晶体管的结漏电，进而提升良率。

本发明提出一种形成金属氧化物半导体晶体管的方法，包括先提供一个基底，再于基底上形成一个金属氧化物半导体晶体管。之后，于基底上沉积一氮化硅接触窗蚀刻中止层(contact etching stopper layer，CESL)，以覆盖上述金属氧化物半导体晶体管。然后，对接触窗蚀刻中止层进行一道紫外线固化程序(UV curing)，同时对基底进行一道红外线(infrared radiation，IR)处理。

依照本发明的一个实施例所述的形成金属氧化物半导体晶体管的方法，其中红外线处理的功率密度是在0.7～14.1W/cm²之间；优选是在1.4～7.0W/cm²之间。

依照本发明的一个实施例所述的形成金属氧化物半导体晶体管的方法，其中紫外线固化程序的温度在摄氏150度至摄氏700度之间、时间在10秒至60分钟之间、UV光波长包含100nm～400nm波长区间。

依照本发明的一个实施例所述的形成金属氧化物半导体晶体管的方法，其中于基底上形成金属氧化物半导体晶体管的步骤后，还可包括进行自行对准金属硅化工艺(self-aligned metal silicidation process)的步骤，以于金属氧化物半导体晶体管的栅极与源极、漏极表面形成一层自行对准金属硅化层(metal salicide layer)。

依照本发明的一个实施例所述的形成金属氧化物半导体晶体管的方法，其中于基底上沉积前述接触窗蚀刻中止层的方法包括利用化学气相沉积工艺于基底上沉积一层氮化硅层。而接触窗蚀刻中止层可以是压缩介电层(compressive dielectric film)或张力介电层(tensile dielectric film)。

本发明另提出一种形成金属氧化物半导体晶体管的方法，包括提供一基底，再于基底上形成一个金属氧化物半导体晶体管。接着，进行一道自行对准金属硅化工艺，之后对基底进行一道红外线(IR)处理，以修补前述基底中的损伤(damage)。

依照本发明的另一个实施例所述的形成金属氧化物半导体晶体管的方法，其中红外线处理的功率密度是在0.7～14.1W/cm²之间；优选是在1.4～7.0W/cm²之间。