[发明专利]基于集成电路内的差错传播的差错检测电路的插入

说明书

技术领域

本发明涉及集成电路领域。更具体地说，本发明涉及差错传播的控制，例如在集成电路内由辐射粒子撞击引起的差错。

背景技术

装置向减小特征尺寸、增加集成和降低电压电平的按比例缩小的趋势一般通过降低引起位反转所必需的最小电荷数量并且也通过增加易受潜在粒子撞击影响的靶的数量增加了微处理器和集成电路内的软差错率(非永久的差错，例如由辐射撞击引起的那些差错)。这些趋势已经使得可靠性成为多种不同集成电路市场中日益重大的设计限制。

尽管严格的可靠性限制通常专用于航空和高端服务器市场，但是对多种新兴领域例如汽车和保健产业中嵌入式微处理器需求的增加已经产生了对可靠的嵌入式设计的要求。用来报告装置可靠性的标准机制是在时间中的失效数或FIT比率，其中一个FIT的比率意味着差错发生的平均时间是十亿装置小时。作为对嵌入式装置中可靠性要求增加的实例，汽车产业中集成扩展的情形是典型的。由于使用中的汽车和那些汽车内的嵌入式微处理器的多个实例的数量很大，这表明，利用当前的技术，在任何特定的时间将会发生由于软差错引起的多个装置失效。这是不能接受的。

对该问题起作用的另一个重要因素是，在与高性能设计比较的典型嵌入式装置中，趋向于采用更长的时钟周期时间。在嵌入式设计中的该更长的周期时间通常导致时序状态元件之间的逻辑深度更大。这些大逻辑深度的影响是双重的。首先，大的逻辑深度使组合逻辑消耗的芯片相对面积增加，使组合逻辑更容易受软差错(例如粒子撞击)的影响。例如，组合逻辑消耗由英国剑桥的ARM Limited设计的ARM926EJS芯的总单元面积的58％。第二，更大的逻辑深度通常意味着更宽的信号扇出，因而增加了可能锁存由单个软差错引起的错误值的潜在靶的数目。软差错比率在时序逻辑例如锁存和寄存器中也增加，并且在这些点的软差错也传播到扇出网络。

提供用来检测和校正在存储系统例如SRAM中的软差错的机制是已知的。由于期望实现高的密度，所以存储装置通常使用小的几何结构。这些小的几何结构比先前在集成电路例如微处理器内的组合或其它逻辑中通常使用的大电路元件更容易受到攻击。在存储系统之内，已经采用差错检测机制例如ECC码、奇偶检验位等力图处理该软差错问题。尽管这些技术在高密度存储系统有效存储纯状态数据的情况下起作用，但是它们不适于防止遭受在更通用的集成电路中的组合逻辑等之内动态出现的软差错。

可以对全部集成电路设计引入差错检测和差错校正机制以基本保护该设计内的全部节点。然而，这种方法是不切实际的，因为由于为设计内的几乎每一个元件部署差错检测和差错校正机制将会使门数大大增加。

发明内容

从一个方面考虑，本发明提供在集成电路内选择一个或多个位置放置相应的差错检测电路的方法，所述方法包括的步骤为：

分析所述集成电路以为所述集成电路之内的多个位置确定相应的扇出特性用于在那些位置出现的信号差错；以及

根据所述扇出特性为所述的差错检测电路选择位置。

本技术认识到，通过分析扇出特性(可能包括状态相关的掩蔽作用)用于在集成电路设计内的这些位置出现的信号差错可以更有效地在集成电路内部署差错检测电路。这样，用于差错检测电路的电路资源可以整体上以集成电路内的这些点作为目标，在所述点处将会最有益，例如在所述点处它们最可能检测差错或在所述点处它们能够保护关键结构体系、或其它原因。此外，分析扇出特性的该低级方法适于综合设计中的应用，其中电路的实际门布局和电路元件的设置是机器产生的。以得到改善平衡的方式并且利用可能检测的差错的类型和比例，设计者可以使用扇出分析来折衷差错覆盖和检测器消耗的电路面积。覆盖费用和检测精度可以彼此折衷。

可以通过仿真集成电路的操作同时在研究的位置注入一个或多个信号差错来方便地执行分析步骤。仿真集成电路的操作已经是集成电路设计的测试和确认中通常使用的方法，并且因此执行这种仿真的基础结构发展得很好并且是现有的。这种基础结构可以被便利地再利用来根据本发明方法分析所注入的差错的扇出特性。

实现该分析的一个特别便利的方法是运行设计的两个实例的仿真，一个有并且一个没有所注入的差错，并且然后观察所得到的状态中的差别，这些差别表现出传播的信号差错。