[发明专利]非易失性半导体存储器及其读出方法、以及微处理器

说明书

技术领域

本发明涉及非易失性半导体存储器及其读出方法、以及微处理器，特别涉及可以电写入和擦除的假想接地型的非易失性半导体存储器及其读出方法、以及安装有该非易失性半导体存储器的微处理器。

背景技术

以往，作为可以电写入和擦除的非易失性半导体存储器，浮栅型的假想接地非易失性半导体存储器得到了广泛的普及。

图7是表示以往的浮栅型的假想接地非易失性半导体存储器的结构的图。该图为AND型的一个示例。

浮栅型的假想接地非易失性半导体存储器的存储单元阵列由配置成矩阵状的浮栅型非易失性存储单元(以下，称为存储单元)m₁₁、m₁₂、…，在各个存储单元的行方向上连接的多个字线WL₁、WL₂、…，以及在列方向上连接的多个位线BL₁、BL₂、…构成。多个字线WL₁、WL₂、…按照每行与各个存储单元的栅极连接。另外，多个位线BL₁、BL₂、…与数据读出用的读出转换电路SA_o连接，该读出转换电路SA_o与参考单元m_R连接。

在数据读出处理中，读出存储单元的存储区域的阈值并与基准值进行比较，根据阈值是高于基准值的状态还是低于基准值的状态而转换为数据。当读出阈值时，向与被选择的地址相对应的字线和位线分别施加电压V_WL和V_BL。例如，当读出与字线WL₂和位线BL₄、BL₅连接的存储单元m₂₄的阈值时，向字线WL₂施加电压V_WL、向位线BL₄施加电压V_BL。另外，与位线BL₄夹持着存储单元m₂₄的相邻的位线BL₅与GND连接。由此，漏极电流I_do由于蓄积在存储单元m₂₄的浮栅上的电子数而改变。同样地，向参考单元m_R的字线WL_R施加电压V_WL、向位线BL_R施加电压V_BL，向相反一侧的源极线施加GND。读出转换电路SA_o通过存储单元m₂₄的漏极电流I_do是大于还是小于参考单元m_R的漏极电流I_dR来进行0或1的判定，输出数据输出DO_o。

另外，提出了如下的假想接地型半导体存储装置(例如，参照专利文献1)：通过同时对夹持着非选择存储单元的两个不同的存储单元进行读出，减少在非选择存储单元之间泄漏的电流，从而使消耗电流减少。

专利文献1：日本专利文献特开平7-57487号公报(段落号【0009】至【0011】，图1)。

发明内容

发明所要解决的问题

但是，浮栅型的假想接地非易失性半导体存储器存在着难以实现读出的高速化的问题。

在以往的浮栅型的假想接地非易失性半导体存储器中，读出转换电路SA_o根据存储单元的漏极电流与参考单元的漏极电流的电流差来进行0或1的判定。因此，如果存储单元的漏极电流与参考单元的漏极电流的电流差不够大，读出转换电路SA_o就无法进行判定。为了进行判定，可以对各自的电流进行放大，但由于在值稳定下来之前会与放大量成比例地耗费时间，因而读出速度变慢。另外，漏极电流不仅经由存储单元流入GND，在非选择的存储单元的方向上也流过电流I_dleak，因此通过以往的浮栅型的假想接地非易失性半导体存储器的结构，难以实现读出速度的高速化。另外还存在如下问题：为了通过读出转换电路SA_o进行判定而不能缺少用于生成比较用的漏极电流的参考单元，为此必须确保存储单元阵列面积。