[发明专利]非易失性半导体存储器及其读出方法、以及微处理器

权利要求书

1.一种非易失性半导体存储器，为可以电写入和擦除的假想接地型的非易失性半导体存储器，其特征在于，具有：

存储单元阵列，通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成；

行选择电路和列选择电路，在所述存储单元阵列中，在相对于相邻的列线对称的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的列线为外侧的存储区域的阈值设定为成对关系，为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，向内侧的两个列线施加规定的读出电压；以及

读出转换电路，通过所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

2.根据权利要求1所述的非易失性半导体存储器，其特征在于，

所述非易失性存储单元为非浮栅型存储单元。

3.根据权利要求1所述的非易失性半导体存储器，其特征在于，

在被设定为成对关系的所述两个非易失性存储单元的所述外侧的存储区域的阈值中，将一个所述外侧的存储区域的阈值设定为高的状态，将另一个所述外侧的存储区域的阈值设定为低的状态。

4.根据权利要求1所述的非易失性半导体存储器，其特征在于，

所述阈值被设定为成对关系的所述两个非易失性存储单元位于所述相邻的列线的紧邻外侧。

5.根据权利要求4所述的非易失性半导体存储器，其特征在于，

所述列选择电路选择所述相邻的两个列线而施加规定的读出电压，并且选择位于所述相邻的两个列线的紧邻外侧的两个列线而施加接地电压。

6.根据权利要求1所述的非易失性半导体存储器，其特征在于，

在所述行选择电路和所述列选择电路中，

在相对于列线对称的两个非易失性存储单元的所述两个存储区域中，将相对于所述列线为内侧的存储区域的阈值设定为成对关系，所述行选择电路为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加规定的读出电压，并且向内侧的列线施加接地电压。

7.一种非易失性半导体存储器的读出方法，是可以电写入和擦除的假想接地型的非易失性半导体存储器的读出方法，其特征在于，

在通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成的存储单元阵列中，在相对于相邻的列线对称的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的列线为外侧的存储区域的阈值设定为成对关系，

行选择电路为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所述两个非易失性存储单元连接的行线施加规定的读出电压，

列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，并且向内侧的两个列线施加规定的读出电压，

读出转换电路通过由所述行选择电路和所述列选择电路激活的所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

8.一种微处理器，具有可以电写入和擦除的假想接地型的非易失性半导体存储器，其特征在于，具有：

存储单元阵列，通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成；

行选择电路和列选择电路，在相对于相邻的列线对称的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的列线为外侧的存储区域的阈值设定为成对关系，为了根据被要求的读出地址对所述存储单元阵列中成为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，向内侧的两个列线施加规定的读出电压；以及

读出转换电路，通过所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。