[发明专利]用于接收和/或用于解码数据信号的接口电路及方法

说明书

技术领域

本发明涉及一种用于接收和/或用于解码数据信号的接口电路，尤其是涉及一种用于恢复数据信号的接口电路，该数据信号尤其是高速数据信号，例如高速顺序数字数据信号，该接口电路包括权利要求1的前序部分的特征。

本发明还涉及一种用于接收和/或用于解码这种数据信号的方法，尤其是涉及一种用于恢复这种数据信号的方法，该方法包括权利要求8的前序部分的步骤。

背景技术

传统的接口在有限数目的传输线上传输高带宽信息；这通过高速顺序二进制传输技术来实现。对于图形应用，例如根据1999年4月2日的DVI版本1.0规范的DVI(数字可视接口)标准(参见http://www.ddwg.org/)逐渐变得普及，并且逐渐替代了现有的模拟接口。

除了DVI标准之外，HDMI(高清晰多媒体接口)(参见Http://www.hdmi.org/)是工业支持的、未压缩的全数字音频/视频接口。HDMI提供了任意可兼容数字音频/视频源(例如机顶盒、DVD(数字通用盘)播放器或者A/V(音频/视频)接收机)与可兼容数字音频和/或视频监视器(例如DTV(数字电视))之间的接口。在该上下文中，HDMI标准基本上与DVI标准后向兼容，即利用适当的适配器或缆线，DVI源可驱动HDMI监视器，反之亦然。

DVI标准要求传输速率高达1.65Gbit/s；然而，由于传输线较长和/或缆线质量较低，数据信道之间以及数据信号与时钟信道之间的时滞(skew)可远大于比特持续时间。接收机必须补偿这些时滞并必须适应于在变化的传输条件(例如弯曲缆线)下发生改变的时滞。

处理高时滞的传统方法是动态地调整数据D与采样时钟SC之间的关系(＝具有相位调整的同步采样技术，参见图4A)。如图1所示的现有技术的同步采样结构A(虚线L左侧的元件处于模拟/混合信号设计域，虚线L右侧的元件处于数字域)经由锁相环PLL，从接口时钟IC中再生采样时钟SC(比特时钟或其小部分)。

延迟锁定环DLL延迟采样时钟SC，使得就在传输数据信号的眼图中间，在采样器S中发生采样(例如通过使50％占空比的采样时钟的非采样沿与数据转变相关)。

可选地，延迟锁定环DLL可延迟数据信号(参见图1中的虚线)。换言之，利用时钟路径(＝图1中的上路径)或数据路径(＝图1中的下路径)中的延迟锁定环DLL来调整接口时钟IC与数据D的相关。

为了减小最大系统频率，可构造基于相同原理的具有多个采样相位的结构。

最后，采样的有效载荷比特积累或聚集为包含至少一个全字的序列。这通过在收集器C中收集等于最大字长两倍(即两个字)的多个比特来实现。由于不能够设想数据D与接口时钟IC之间的相位相关，所以仅可在帧检测器FD中从数据流自身检测出字边界。在发送器一侧采用特殊的编码技术以便能够在字选择器WS中进行适当的字选择。

处理高时滞的另一传统方法由图4B的同步超采样技术表示。可在现有技术文献US5905769中找到高速顺序二进制数据接收机电路的示例。同步超采样通过在数字域收集每个比特多个采样(也称为过采样)并在之后选择适当的采样，替代了采样相位的模拟调整。

在如图2所示的现有技术的同步超采样结构A’(虚线L左侧的元件为模拟元件，虚线L右侧的元件为数字元件)中，利用锁相环PLL，从接口时钟IC中导出采样时钟SC(比特时钟或其小部分)。延迟锁定环DLL产生具有n个不同相位的多相采样时钟PC[n-1:0]。也可利用多相PLL直接产生多个采样相位。

如图3所示，N个采样时钟PC[n-1]、...PC[0]发生时滞的相位延迟为phi＝t_SC/n。利用包含p个有效载荷比特的同步多相时钟，即利用每个采样时钟SC，收集具有n比特矢量采样形式的N个采样；提供了每个有效载荷比特p的s个超采样(n＝p*s)；换言之，可从聚集或收集的采样s中提取若干个(即p个)有效载荷比特。

采样s中的一些是在数据线的转变期间获得的，因此不可靠，但是超采样确保大部分采样是正确的；根据这个多数假定，计算和/或选择和/或滤出最佳采样相位。

典型地，结合图1的传统同步采样示例的描述来执行字恢复(在图2中，附图标记BS表示比特选择单元，附图标记PD表示相位检测单元)。

关于在上述“技术领域”章节所定义的接口电路以及在上述“技术领域”章节定义的方法，使用多相时钟；然而，例如从接下来的现有技术文献中可见，这些多相时钟相对于数据率具有固定比率。