[发明专利]用于子系统的具有可配置的侧边输入/输出端的硬宏

说明书

技术领域

本发明涉及有多个硬宏的芯片布局设计的领域，所述硬宏是数据处理系统的部分。

背景技术

如本领域的技术人员所知，诸如微处理器的数据处理系统或子系统，包括这样一些元件，它们专用于一个或更多选定的(基本)任务或功能，例如处理器及其存储器的集合。在设计层面，子系统称为顶层模块；所述子系统大体包括一些胶连逻辑(glue logic)以及一个或多个硬宏(器件)。硬宏(器件)是物理设计固定的且必须用于顶层模块的元件。硬宏包括处理核心，所述处理核心有：适于馈送要处理的输入数据的至少一个输入端(或管脚)；适于传递核心已处理的输出数据的至少一个输出端(或管脚)。

硬宏器件作为基本模块，其核心的输入和输出端始终位于固定位置。某些输入和输出数据是时间关键的(time critical)，为避免引入可对下一个信号处理不利并因此降低子系统性能的高传播延迟，最优化子系统(或顶层模块)内部相关端之间的连接很重要。

当同时开发(或设计)硬宏器件及其顶层模块时，上述最优化是可能的。但，分别开发(或设计)硬宏器件及其顶层模块时，所述连接很少能优化(例如，核心输入端位于与包含要连接的端的区域相对的核心侧)。在这种情况下(例如当硬宏器件和顶层模块分别开发时)，通常在硬宏布局中引入馈通以允许一些灵活性。馈通是通过硬宏的一种走线路径，允许从硬宏一侧的无功能附加输入端到硬宏另一侧的无功能附加输出端。馈通的使用允许了，例如，在硬宏周围无走线的情况下，硬宏一侧的核心输出与位于硬宏另一侧附近的顶层模块的核心输入端相连接，这导致更长的走线连接以及进一步的延迟。

然而，可用馈通可能保持(remain(？))过长。

此外，在馈通的走线过程中必须非常小心以避免潜在的串扰。当然，由于馈通输入的到达时间取决于要连接的端以及用于将硬宏器件连接到馈通端的外部配线的负载，很难或不可能知道馈通输入的到达时间。因此，串扰的干扰分析和抑制可能很难并且不准确，并且还可能影响硬宏器件的定时模型，此外在随后的处理阶段可能引起数据流方面的问题。

发明内容

因此，本发明的一个目的是改进了硬宏布局以便在随后或同时的子系统(或顶层模块)设计阶段提供更多的灵活性。

为了这个目的，本发明提供了一种用于子系统(顶层模块)的硬宏器件，所述硬宏器件包括处理核心，所述处理核心有：用于馈送要处理的时间关键输入数据的至少一个时间关键输入端以及用于传递所述核心已处理的时间关键输出数据的至少一个时间关键输出端。

该硬宏器件的特征在于，它的核心至少部分由连接接口区域围绕(或包围)，该硬宏器件包括：

-适于接收要处理的(连接到顶层模块端时)时间关键输入数据的至少两个时间关键辅助输入端的至少一个输入组，和/或适于发送已处理的时间关键输出数据(到顶层模块端时)的至少两个时间关键辅助输出端的至少一个输出组，

-输入连接装置，用于将输入组的每个时间关键辅助输入端连接到时间关键输入端，和/或

-输出连接装置，用于将时间关键输出端连接到输出组的每个时间关键辅助输出端；

其中连接接口区域至少部分地包围处理核心，以及输入组的所述时间关键辅助输入端位于所述连接接口区域的至少两个侧边上，而所述输出组的所述时间关键辅助输出端位于所述连接接口区域的所述两个侧边上。

在这种方式下，不考虑子系统(或顶层模块)的时间(定时)关键输入/输出的位置，可最小化硬宏的至少一个时间(定时)关键输出和顶层模块的一个时间(定时)关键输入端之间，和/或子系统(或顶层模块)的至少一个时间(定时)关键输出和硬宏的一个时间(定时)关键输入端之间的时延。

根据本发明的硬宏器件明显可包括分别地或结合地考虑的附加特征：

-输入连接装置可包括至少一个集成的组件(定义为一个逻辑‘或’门)，所述组件连接到时间关键输入端以及和一个输入组的时间关键辅助输入端一样多的输入导电路径(conductive track)，每个输入导电路径连接到时间关键辅助输入端之一，

-输出连接装置可包括和每个输出组的时间关键辅助输出端一样多的输出导电路径，每个输出导电路径将时间关键辅助输出端之一连接到时间关键输出端。例如，每个所述输出导电路径包括缓冲组件，所述缓冲组件用于缓冲要传递的已处理的时间关键输出数据，