[发明专利]用于子系统的具有可配置的侧边输入/输出端的硬宏

权利要求书

1.一种用于子系统(TMi)的硬宏器件(HMD)，所述硬宏器件(HMD)包括连接接口区域(CIZ)和处理核心(C)，所述处理核心(C)具有：用于馈送要处理的时间关键输入数据的至少一个时间关键输入端(CIT)以及用于传递已处理的时间关键输出数据的至少一个时间关键输出端(COT)，其特征在于，所述处理核心至少部分由所述连接接口区域(CIZ)包围，所述连接接口区域包括：i)位于选定位置且用于接收要处理的时间关键输入数据的至少两个时间关键辅助输入端的至少一个输入组，和位于选定位置且适于传递已处理的时间关键输出数据的至少两个时间关键辅助输出端的至少一个输出组ii)用于将所述输入组的每个时间关键辅助输入端连接到所述时间关键输入端(CIT)的输入连接装置(LO)；和iii)用于将所述时间关键输出端(COT)连接到所述输出组的每个时间关键辅助输出端的输出连接装置；

所述连接接口区域(CIZ)至少部分地包围所述处理核心(C)，以及所述输入组的所述时间关键辅助输入端位于所述连接接口区域(CIZ)的至少两个侧边上，而所述输出组的所述时间关键辅助输出端位于所述连接接口区域(CIZ)的所述两个侧边上。

2.如权利要求1所述的硬宏器件，其特征在于，所述输入连接装置包括至少一个集成组件(LO)，所述集成组件定义了连接到所述时间关键输入端(CIT)以及连接到和所述输入组的时间关键辅助输入端一样多的输入导电路径的逻辑‘或’门，每个输入导电路径连接到所述时间关键辅助输入端之一。

3.如权利要求1所述的硬宏器件，其特征在于，所述输出连接装置包括和所述输出组的时间关键辅助输出端同样多的输出导电路径，每个输出导电路径将所述时间关键辅助输出端之一连接到所述时间关键输出端(COT)。

4.如权利要求3所述的硬宏器件，其特征在于，每个所述输出导电路径包括用于缓冲要传递的已处理时间关键输出数据的缓冲组件。

5.如权利要求1所述的硬宏器件，其特征在于，所述连接接口区域(CIZ)包括形成矩形且完全包围所述处理核心(C)的四个侧边，还包括最多具有四个时间关键辅助输入端的输入组，其中每个时间关键辅助输入端位于连接接口区域的一个侧边上。

6.如权利要求5所述的硬宏器件，其特征在于，所述连接接口区域(CIZ)包括形成矩形且完全包围所述处理核心(C)的四个侧边，还包括由至少四个时间关键辅助输出端组成的输出组，其中每个时间关键辅助输出端位于连接接口区域的一个侧边上。

7.如权利要求1到6的任一个所述的硬宏器件，其特征在于，所述处理核心(C)包括用于馈送要处理的非时间关键输入数据的至少一个非时间关键输入端(CIT’)以及用于传递所述处理核心(C)已处理的非时间关键输出数据的至少一个非时间关键输出端(COT’)，以及所述连接接口区域(CIZ)包括：i)和非时间关键输入端(CIT’)一样多的非时间关键辅助输入端(AIT’)以及和非时间关键输入端(CIT’)一样多的辅助输入导电路径，每个所述辅助输入导电路径将所述非时间关键辅助输入端(AIT’)之一连接到对应的所述非时间关键输入端(CIT’)之一；以及ii)和非时间关键输出端(COT’)一样多的非时间关键辅助输出端(AOT’)、以及和非时间关键输出端(COT’)一样多的辅助输出导电路径，每个所述辅助输出导电路径将所述非时间关键辅助输出端(AOT’)之一连接到对应的所述非时间关键输出端(COT’)之一。

8.如权利要求1所述的硬宏器件，其特征在于，所述硬宏器件构成了集成电路。

9.一种子系统(TMi)，其特征在于，所述子系统包括至少一个如前权利要求1到7之一所述的硬宏器件(HMD)。

10.如权利要求9所述的子系统，其特征在于，所述子系统构成了数据处理器。

11.如权利要求10所述的子系统，其特征在于，所述数据处理器是微处理器。