[发明专利]在宽度方向中具有应力修正和电容降低特征的晶体管结构及其方法

说明书

技术领域

当前发明涉及一般地半导体器件，并且更特别地，涉及在宽度方 向中具有应力修正和电容降低特征的晶体管结构及其制造方法。

背景技术

在<100>方向的SOI衬底上的窄宽度PFET器件观察到大约15到 40百分比(15-40％)的窄宽度PFET驱动电流增强。相信如此增强与 应力引起的迁移性增强有关。但是，在此存在一个或多个限制因素制 约利用该驱动电流的提高。首先，在典型的0.13微米技术的高性能产 品中，在一个相对宽的宽度上设计相当数量的PFET晶体管，例如，具 有大约3.3μm的峰值PFET宽度分布。因此，如此宽宽度的PFET器 件不能从窄宽度PFET增强受益。其次，为了使电路工作，NFET与PFET 驱动电流比应当维持在一个确定的范围中，例如，典型地在2左右。 过强的PFET驱动电流对于电路不是好事，由于强PFET驱动电流可能 引起电路故障。

因此，期望提供改进的晶体管结构以及其制造方法来克服现有技 术的问题。

发明内容

根据一个实施例，晶体管包括在有源区中定位的源区和漏区。栅 极在有源区的沟道区上，其中沟道区域分开源区和漏区。晶体管进一 步包括在栅极之下从源区向漏区延伸的至少一个应力修正器和电容降 低特征来降低与栅极、源区和漏区相关联的电容。该至少一个应力修 正器和电容降低特征包括介质并且包括至少部分通过有源区限定的形 状。

附图说明

本发明的实施例通过例子来说明并不限于附图，其中相同的参考 标记指示相同的元件，其中：

图1显示作为公知技术的CMOS晶体管的沟道方向和宽度方向的 顶视图。

图2以表格示出不同沟道方向和器件类型的应力响应灵敏度特 性。

图3表示不同晶体管宽度在<100>的晶体管沟道方向与<110>的晶 体管沟道方向的PMOS驱动电流的比率的特性曲线。

图4是公知的典型CMOS晶体管结构的顶视图。

图5是根据本发明一个实施例在宽度方向具有应力修正和电容降 低特征的CMOS晶体管结构的顶视图。

图6表示性能量度与包含根据本发明一个实施例的应力修正和电 容降低特征的有源区片段宽度的特征曲线。

图7是每个集成电路的沟道区域数量和集成电路上的晶体管器件 宽度的特征曲线表示，针对(a)典型晶体管结构和(b)最佳晶体管结 构，最佳晶体管结构合并了根据本发明一个实施例的应力修正器和电 容降低特征。

图8是根据本发明另一实施例包括应力修正衬垫的在宽度方向中 具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。

图9是根据本发明另一实施例包括应力修正衬垫或刻痕的在宽度 方向中具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。

图10是根据本发明另一实施例在宽度方向中具有应力修正和电 容降低特征的CMOS晶体管构造块结构的顶视图。

图11是根据本发明又一实施例在宽度方向中具有应力修正和电 容降低特征的CMOS晶体管构造块结构的顶视图。

图12是根据本发明另一实施例在宽度方向中具有应力修正和电 容降低特征的使用图10的构造块结构制造的CMOS晶体管结构的顶 视图。

图13是根据本发明另一实施例在宽度方向中具有应力修正和电 容降低特征的使用图11的构造块结构制造的CMOS晶体管结构的顶视 图。

图14是根据本发明的另一实施例具有包含晶体管结构的集成电 路的顶视图。

在不同附图中使用的相同的参考标记指示相同或同样的内容。技 术人员知道，图中的各元件是出于简明的目的而说明，并不一定依比 例绘出。例如，在图中元件的某些尺寸可能相对于其它元件夸张，是 为了帮助提高对本发明实施例的理解。

具体实施方式