[发明专利]半导体装置

说明书

技术领域

本发明与半导体装置有关，更详细而言是有关于使高资料保持特性和资料消除的容易化成为可能的SONOS型非易失性存储体技术。

背景技术

以往，组装至电子机器用的非易失性存储体为使用浮动栅技术而被广泛使用至今的闪速存储器。可是，当为了使闪速存储器的高存储密度化实现的存储器单元精细化到制造处理规则为90nm以下程度时，以浮动栅技术设计闪速存储器的方式会出现极限。这是因为依据在尺寸小的浮动栅式存储器中，为了资料的写入和消除所设置而成的高电压晶体管形成区域的面积也不得不相对地变广而使制造成本上升，或者是有存储器错误或资料丧失的疑虑而使不损失可靠性地将单元部分变小一事变得困难等理由。

相对于此，薄膜储存方式的非易失性存储器，以将电荷积蓄于设置在多晶硅形成的栅极下方的2个绝缘膜(氧化膜)的方式保存存储位元。作为如此薄膜储存方式的非易失性存储器为硅氧化氮氧化硅(SONOS：Silicon Oxide Nitride Oxide Silicon)型非易失性存储器或纳米晶体存储器，此是于被氧化硅膜夹着的氮化硅膜(ONO：氧化膜/氮化膜/氧化膜)内积蓄电荷所构成的存储器。如此薄膜储存方式的特长在于，因氮化膜中的陷阱(trap，或是纳米晶体)以保持电荷的方式设计而阻止积蓄电荷移动到其他的储存区域，而提升作为如浮动栅方式下产生所得的电荷损失被抑制的存储器的资料保持特性这一点。

顺便提及，在非易失性存储器的技术领域，作为为了将单位单元多位元化的存储器单元构造有NROM(nitride read-only memory)的2位元/单元(例如参考专利文献1及其引用的文献)。

图1是为了说明NROM的动作原理的图，图示NROM的单位单元剖面概要。所述NROM中，于p型传导型的硅基板11的表面附近区域注入n型掺杂剂形成的第1及第2的位元线12a、12b以彼此电性地分离的方式设置，在形成于其上的LOCOS 13薄膜区域下的半导体基板表面区域设置有ONO构造(氧化膜/氮化膜/氧化膜的迭层膜)14。然后，以在ONO构造14下方的(LOCOS 13的薄膜区域下方的)半导体基板11表面区域形成栅极的方式，形成多晶体硅的字线(栅极线)15。亦即，NROM的存储器、单元、晶体管在基本构造虽和以往的n通道MOS-FET大致相同，但使用ONO构造的电子捕获层代替栅极介质膜。

在执行写入至如此NROM单元的情形，例如于栅极线15施加预定的偏压V_g，并于将第1位元线12a接地的同时于第2位元线12b施加正的偏压V_b2时，于第1位元线12a和第2位元线12b间形成通道，将所述通道从第1位元线12a侧朝第2位元线12b侧传导的电子于ONO构造14的一方端部区域(第2位元)16b被捕获、积蓄。

此外，只要使施加于第1位元线12a和第2位元线12b的偏压条件反转，便可使从第1位元线12a朝第2位元线12b传导于通道的电子于ONO构造14的另一方端部区域(第2位元)16a被捕获、积蓄。

另一方面，在如此NROM单元执行读出的情形时，当于栅极线15施加预定的偏压V_g’，并于将第2位元线12b接地的同时于第1位元线12a施加正的偏压V_b1’时，可进行(第2位元)16b的读出。此外，只要使施加于第1位元线12a和第2位元线12b的偏压条件反转的话，即可进行(第1位元)16a的读出。

另外，为电荷捕获区域的第1位元16a及第2位元16b的宽度，由于以较形成于2个位元线12a和12b间的通道宽度还要充分狭窄的方式设计，此等2个的位元16a、16b不会彼此带来影响，可在各自的位元独立写入、读出。

【专利文献1】日本特开2001-156275号公报

发明内容

发明欲解决的课题

如此，NROM以使施加于第1位元线12a和第2位元线12b的偏压条件反转的方式可在1个晶体管储存2个位元信息。此外，由于在将最小加工尺寸设为F时，可达成每1单元4F²的精细化，而可实现极高集积的存储器。

不过，最小加工尺寸F虽然是由光刻(photolithography)的最小加工线宽决定，但若要实现4F²面积的单元时伴随着以下的困难。