[发明专利]使用动态电路的半导体装置

说明书

技术领域

本发明涉及使用动态电路的半导体装置，特别涉及实现动态电路的省电的半导体装置。

背景技术

近年来随着半导体装置的集成化，半导体装置的功耗在增大。因此希望能够实现半导体装置的省电，而作为抑制功耗的电路，有例如以下专利文献1所述的电路等例子。但是专利文献1所述的技术是关于触发电路的省电，而无法通用于动态电路。

在原本能够省电的CMOS电路中，对应于输入数，组合n型MOS晶体管和p型MOS晶体管而成静态电路。但是p型MOS晶体管与n型MOS晶体管相比动作速度慢，为了实现电路的高速化应尽可能地避免串联连接。

图1是表示由静态电路实现的8输入OR电路的图。图1的OR电路的8个输入端子a0～a7分别与8个p型MOS晶体管410～417和8个n型MOS晶体管420～427的栅极连接。在串联连接的p型MOS晶体管410～417和并联连接的n型MOS晶体管420～427之间的节点440上连接着反相器430，其输出为该OR电路的输出端子。

在该OR电路中，当8个输入a0～a7全部为低电平(以下记为L电平)时，p型MOS晶体管410～417全部导通，节点440成为高电平(以下记为H电平)。然后，由反相器430反转后的L电平向输出端z输出。此时，8个p型MOS晶体管417～410必须全部导通而导致延迟时间增加。这样输入数较多的OR电路在由静态电路构成时因为p型MOS晶体管串联连接而导致动作速度降低，并成为装置整体动作速度降低的原因。如果为了减少p型MOS晶体管的串联数则需要增加逻辑级数，因而导致即使每一级的延迟时间有所改善，但是作为总的延迟时间则改善效果很小。

因此，为了改善起因于p型MOS晶体管的动作延迟而提出了动态电路。这里简单起见而以8输入OR电路为例来说明动态电路。

图2是以动态电路实现8输入OR电路的结构图。在输入了时钟CK的p型MOS晶体管520和n型MOS晶体管550之间构成并联连接的8个n型晶体管510～517。在该n型晶体管510～517的栅极上分别连接了8输入OR电路的输入端子b0～b7。另外，在位于p型MOS晶体管520与并联连接的8个n型晶体管510～517之间的节点560上连接了反相器540，其输出成为8输入OR电路的输出。另外，为了锁存节点560的H电平而设置了p型MOS晶体管530，也对其栅极输入反相器540的输出。

在该电路中，当时钟CK为L电平时p型MOS晶体管520导通而n型MOS晶体管550截止，节点560被预充电，此时的输出z与输入a0～a7的值无关地为L电平(预充电模式)。另外，当时钟CK为H电平时，n型MOS晶体管550导通而输出运算结果(评价模式)。当8个输入b0～b7全部为L电平时，节点560通过p型MOS晶体管530而保持预充电状态，因而输出z为L电平。此时，时钟CK为L电平时复位于L电平的输出z在时钟CK切换为H电平后也保持L电平。即此时的延迟时间为0。另一方面，在8个输入b0～b7中任一为H电平的情况下，在对时钟CK输入了H电平时，节点560放电，因而输出z变为H电平。此时的延迟时间仅为从地到输出端子的路径上的一个反相器和2个n型MOS晶体管的量。

这样，在由动态电路构成的情况下，与由静态电路构成的情况相比，能够减少延迟时间。

专利文献1：日本特开2000-232339号公报

发明内容

但是在静态电路中，仅在输出z对应于输入变化而变化的情况下进行充电和放电，在输入不变而输出z不变的情况下则不消耗功率。与此相对，在动态电路中，当输入b0～b7中任一为H电平时，在时钟CK的每个周期中进行预充电和放电。因此即使输入b0～b7不变化也产生功耗。即，虽然在由动态电路构成的情况下，与由静态电路构成的情况相比能够减小延迟时间，但是功耗则与由静态电路构成的情况相比有所增加。

因此，本发明的目的在于提供使用能够高速动作的动态电路并且能够降低功耗的半导体装置。