[发明专利]用于连接监测集成电路制造的测试结构或线性阵列的方法和配置

说明书

本发明要求2003年10月15日递交的美国临时专利申请60/511,535的 优先权。

技术领域

本发明涉及测量和评估集成电路制造工艺中与工艺和设计相关的统计变 化的方法，用以确定它们的来源和它们对产品产量和性能的影响。

背景技术

随机缺陷(例如微粒)能引起电学上可测量的缺陷(致命缺陷)，这取 决于芯片布局以及缺陷的所在层和位置。取决于布局和制造工艺步骤的特定 结合，一些布局几何也能引起系统缺陷。随机和系统缺陷造成与制造有关的 芯片故障。因此，正如Staper，C.H.和Rosner，R.J.在IEEE Transactions on Semiconductor Manufacturing，pp.95-102，Vol.8，No.2，1995(半 导体制造IEEE学报1995年第2期第8卷第95-102页)的“Integrated Circuit Yield Management and Yield Analysis：Development and Implementation (集成电路的产量管理和产量分析：发展和实现)”中所描述的，研究随机 和系统缺陷对于产量的提高和工艺步骤与产品芯片的质量控制很重要。

很多测试结构如通道或接触链、蛇形和梳形线等已被描述用于检测缺陷， 例如Ipri，A.C.和Sarace，J.C.在RCA Review，pp.323-350，Volume 38， Number 3，September 1977(RCA综述，1977年9月第3期第38卷第323-350 页)的“Integrated Circuit Process and Design Rule Evaluation Techniques (集成电路工艺和设计规则评价技术)”以及Buehler，M.G.在VLSI Electronics Microstructure Science，pp.529-576，Vol 9，Chapter 9， Academic Press，1983(1983年学术出版社的VLSI电子微结构科学的第9章 第9卷第529-576页)的“Microelectronic Test Chids for VLSI Electronics (VLSI电子器件的微电子测试芯片)”，它们二者并入本文作为参考。例如 描述在Doong，K.、Cheng，J.和Hsu，C.的International Symposium on Semiconductor Manufacturing，1999(1999年半导体制造国际论坛)的 “Design and Simulation of Addressable Fault Site Test Structure for IC Process Control Monitor(用于IC工艺控制监视器的可定位缺陷位置测 试结构的设计和模拟)”中的两种平行通道链并入本文作为参考。能检测开 路和短路的多重交叉的通道链描述于Hess，C.和Weiland，L.H.在IEEE Transactions on Semiconductor Manufacturing，pp.27-34，Vol.9，No. 1，1996(半导体制造IEEE学报1996年第1期第9卷第27-34页)中的 “Influence of Short Circuits on Data of Contact&Via Open Circuits Determined by a Novel Weave Test Structure(短路对通过新的组合测试 结构测定的接触和通道链数据的影响)”，其并入本文作为参考。为了表征 随机缺陷的密度和尺寸分布，一叠套(NEST)测试结构描述于Hess，C.、 Stashower，D.、Stine，B.E.、Weiland，L.H.、Verma，G.、Miyamoto， K.和Inoue，K.在IEEE Transactions on Semiconductor Manufacturing，pp. 330-337，Vol.14，No.4，2001(半导体制造IEEE学报2001年第4期第14 卷第330-337页)中的“Fast Extraction of Defect Size Distribution Using a Single Layer Short Flow NEST Structure(利用单层短路流叠套结构快 速获取缺陷尺寸分布)”，其并入本文作为参考。