[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，特别涉及形成用于对准多层布线中的叠加膜的对准标记的方法。

背景技术

近来半导体器件的更高度集成和小型化已经降低了在制造半导体器件时的光刻工艺中的曝光的焦深。这还降低了阶梯部分的容许深度。因此，化学机械抛光(CMP)工艺不仅用于以整体方式整平膜的表面，而且用于在绝缘膜中形成掩埋布线。连接多层布线中的层的栓塞可作为掩埋布线的一个例子。CMP工艺还广泛地适用于形成这种栓塞。

当形成多层布线时，必须精确地进行已经形成在衬底上的图形与在光刻工艺中被转录的标准图形的对准。

图1表示用于校正对准偏差以便在半导体衬底上高精度地进行对准的方法。

在现有技术中，采用预先制造产品的样品半导体衬底(试验晶片)计算偏移对准量(因素数据)。计算的偏移对准量被设定为原始值(步骤S81)。在将要进行曝光的制品的试验晶片上进行曝光—显影工艺(步骤S82)。然后，进行该试验晶片的对准测量，并分析通过对准测量获得的偏移量的因素(步骤S83)。通过因素分析得到的因素数据被认为是本批制品中其余晶片的因素数据并用做下一批制品的因素数据的原始值。接着，在本批制品的其余晶片上进行曝光—显影工艺(步骤S84)。日本特许公开专利公报No.11-54404介绍了这种校正对准偏移量的方法的现有技术例子。

为通过该现有技术方法校正对准偏移量，必须精确识别形成在半导体衬底上的对准标记的位置。图2和3表示了用于制造半导体器件的现有技术工艺。在半导体器件中，例如，多个金属氧化物半导体场效应晶体管(MOSFET)形成在硅衬底上，并且MOSFET借助多层布线互相连接。

[第一操作](图2A)

绝缘膜112加于其上要形成器件110的硅衬底111上。刻蚀绝缘膜112以形成孔113和对准标记(凹槽)114。孔113用于形成接触器件110的掩埋布线。

[第二操作](图2B)

在源自第一操作的表面上淀积被掩埋在孔113中的金属膜(掩埋膜)115，以便生长具有均匀厚度的金属膜115。

[第三操作](图2C)

对金属膜115的表面进行CMP处理，直到暴露绝缘膜112以形成栓塞116。栓塞116是通过在孔113中掩模金属膜115形成的掩埋布线。

[第四操作](图3A)

在被抛光的金属膜115和绝缘膜112的表面上淀积布线材料以形成布线层118。该布线材料用于形成连接到栓塞116的布线。

[第五操作](图3B)

进行光刻工艺以转录掩模图形119。在对准掩模图形119时参考对准标记114的位置。光刻胶层120被构图以刻蚀布线层118。

包括多层布线的半导体器件通常是通过进行第一至第五操作制造的。然而，根据每层的膜形成条件，凹槽或对准标记114可能完全被掩埋在金属膜115中(图2C)。在这种情况下，进行CMP处理之后的表面被完全整平。这消除了反映对准标记114的位置的阶梯部分。特别是，当在第四操作中淀积的布线材料例如是铝(Al)时，铝的不透明性妨碍了对准标记的识别。在这种情况下，即使在第三扫操作之后存在反映对准标记114的位置的轻微表面水平差，用于识别对准标记114的精度不高。

下面将参照图4和5讨论在过刻蚀对准标记和刻蚀深度超过层间绝缘膜的厚度时用于进行CMP处理以便形成栓塞的另一现有技术工艺。在该现有技术中，当形成绝缘膜的图形时，为完全刻蚀绝缘膜，例如，绝缘膜被过量刻蚀(过刻蚀)以吸收刻蚀速度的差别和保证该绝缘膜的构图。

当在绝缘膜中形成图形时，参见图4A，层间绝缘膜叠加在绝缘膜122和布线123的表面上。绝缘膜122形成在下层121的上表面上。布线123形成在绝缘膜122中。孔125和用于与孔125对准的对准标记凹槽126形成在层间绝缘膜124中。连接到栓塞128的布线123通常设置在其中形成栓塞128的孔25的底部。当过刻蚀层间绝缘膜124时，对准标记凹槽126延伸通过层间绝缘膜124并到达绝缘膜122。布线123用作层间绝缘膜124的刻蚀停止层。

然后，参见图4B，在包括孔125和对准标记凹槽126的表面上淀积用于形成栓塞128的金属膜(掩埋膜)127。

接着，参见图4C，进行CMP工艺以研磨金属膜127的表面，直到露出层间绝缘膜124的上表面为止。这就形成了栓塞128。金属膜127的淀积和抛光在对准标记凹槽126中形成阶梯部分129。该阶梯部分反映对准标记凹槽126的位置。