[发明专利]化合物半导体装置的制造方法无效

专利信息
申请号: 02123315.2 申请日: 2002-06-18
公开(公告)号: CN1392597A 公开(公告)日: 2003-01-22
发明(设计)人: 浅野哲郎;榊原干人 申请(专利权)人: 三洋电机株式会社
主分类号: H01L21/335 分类号: H01L21/335;H01L29/772
代理公司: 北京市柳沈律师事务所 代理人: 杨梧,马高平
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 化合物 半导体 装置 制造 方法
【说明书】:

技术领域

发明涉及一种化合物半导体装置的制造方法,特别是涉及一种采用GaAs基板的化合物半导体装置的制造方法。

背景技术

在移动电话等移动用通讯设备中,经常使用GHz频带的微波,在天线切换电路和接、发信号的切换电路等中,经常采用用于切换这些高频信号的开关元件(例如,特开平9-181642号)。作为这些元件,由于要处理高频率,经常使用采用镓、砷(GaAs)的场效应晶体管(以下称作FET),随之推进了将所述开关电路自身集成化的单片微波集成电路(MMIC)的开发。

图11(A)是表示GaAs FET的断面图,在纯GaAs基板31的表面部分,渗透n型杂质,形成n型沟道区域32,在沟道区域32表面配置有肖特基接触的栅极33,栅极33的两边,配置有与GaAs表面进行电阻接触的源极、漏极34、35。该晶体管利用栅极33的电位,在正下方的沟道区域32内形成耗尽层,进而控制源极34及漏极35之间的沟道电流。

图11(B)是表示:采用GaAs FET的称为SPDT(单极双掷)的化合物半导体开关电路装置的原理性电路图。

第一和第二FET1、FET2的源极(或漏极)与共同输入端子IN连接,各FET1、FET2的栅极通过电阻R1、R2与第一和第二控制端子CTL-1、CTL-2连接,而且各FET的漏极(或源极)与第一和第二输出端子OUT1、OUT2连接,在第一和第二控制端子CTL-1、CTL-2施加的信号是互补信号,施加H电位信号的FET接通,使施加于输入端子IN的信号传送到某一方的输出端子。电阻R1、R2是为防止对交流接地的控制端子CTL-1、CTL-2的直流电位,通过栅极泄漏高频信号而设置的。

图12至图20表示化合物半导体开关电路装置的FET、接点及配线的制作方法。

在图12中,在基板1表面形成沟道层2。

即,将基板1整个面,用大约100厚度的直通离子注入用硅氮化膜3覆盖。然后,实施选择性地将预定的沟道层2上的保护层4开窗的光刻程序。之后,将该保护层4作为掩膜,向预定的沟道层2实施为选择工作层而进行授予p-型杂质的离子注入及授予n型杂质的的离子注入。其结果是,在纯基板1形成p-型区域5、和在其上形成n型沟道层2。

图13中,在基板1表面形成与沟道层2的两端邻接的源极区域6及漏极区域7。

除去在前工序使用的保护层4,重新实施光刻程序,选择性地将预定的源极区域6及漏极区域7上的保护层8开窗。然后将保护层8作为掩膜,在预定的源极区域6及漏极区域7,注入授予n型杂质的离子,形成n+型源极区域6及漏极区域7。

图14中,在源极区域6及漏极区域7,附着了作为第一层电极的电阻金属层10,形成第一源极11及第一漏极12。

实施光刻程序,选择性地将预定的形成第一源极11及第一漏极12的部分开窗。利用CF4等离子体将位于预定的第一源极11及第一漏极12上的硅氮化膜3除去,连续地将形成电阻金属层10的3层AnGe/Ni/Au依次真空蒸镀积层。之后除去保护层13,利用剥离,在源极区域6及漏极区域7上保留第一源极11及第一漏极12。接着利用合金化热处理,形成第一源极11及源极区域6,和第一漏极12及漏极区域7的电阻结。

在图15中,实施选择性地将预定栅极16部分开窗的光刻程序。

图16中,在将露出的氮化膜3干蚀刻后,将构成栅格金属层18的Ti/Pt/Au 3层依次真空蒸度积层。之后除去保护层14,通过剥离,形成与沟道层2联接的栅格长0.5μm的栅极16及第一接点电极17。

图17中,形成钝化膜19后,形成第二源极及漏极23、24和配线层25。

形成栅极16之后,为了保护栅极16周边的沟道层2,基板1表面被由硅氮化膜形成的钝化膜19覆盖。在该钝化膜19上实施光刻程序,对于与第一源极及漏极11、12的联接部分及与栅极16的联接部分,选择性地实施保护膜开窗,将这部分的钝化膜19干蚀刻。之后除去保护层。

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