[发明专利]非易失性半导体存储器件

说明书

                             技术领域

本发明涉及由包括一个字栅、和受两个控制栅控制的两个非易失性存储器元件的存储器单元构成的非易失性半导体存储器件。

                             背景技术

作为非易失性半导体存储器件，已知的有，沟道和栅极之间的栅绝缘膜由氧化硅膜、氮化硅膜和氧化硅膜的层积体组成，在氮化硅膜上捕获电荷的MONOS(Metal-Oxide-Nitrde-Oxide-Semiconductor或substrate；金属-氧化物-氮化物-氧化物-半导体或衬底)型。

该MONOS型非易失性半导体存储器件披露于文献(Y.Hayashi，et al，2000Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)。在该文献中，披露了包括一个字栅、和受两个控制栅控制的两个非易失性存储器元件(MONOS存储器单元)的双MONOS快闪存储器单元。即，一个快闪存储器单元具有两个电荷捕获位。

将具有这样构造的双MONOS快闪存储器单元沿行方向和列方向分别排列多个，来构成存储器单元阵列区。

在驱动该双MONOS快闪存储器单元时，需要两条位线、一条字线、以及两条控制栅线。其中，在驱动多个存储器单元时，在不同的控制栅都设定为相同的电位情况下，可以将这些线共用连接。

这里，在快闪存储器单元的操作中，有数据的消除、编程和读出。数据的编程和读出通常由8位或16位的选择单元同时实施，而数据的消除可在更宽的范围内同时实施。

这里，在这种非易失性存储器中，数据的干扰成为课题。数据的干扰指在对选择单元的控制栅线和位线施加高电位来进行编程或消除时，由共用的布线对非选择扇区内的单元也施加高电位，在每次编程中通过重复该状态来进行编程或消除，从而非选择单元的数据产生干扰。

就防止这样的情况来说，可以设置选择栅电路，仅对选择扇区的单元施加高电位，而不对非选择扇区的单元施加高电位。

但是，这样的话，因选择栅电路而占有面积，会妨碍存储器单元的高集成化。而且，因在选择栅极上产生电压降，所以为了在编程时或消除时对选择扇区的单元供给高电位，需要追加供给电压降部分。结果，妨碍低电压驱动，特别不适合便携式设备等需要消耗功率低的设备。

而且，今后，从便携式设备等高速读取数据的要求提高，但在高速驱动方面仍有改善的余地。

因此，本发明的目的在于提供一种非易失性半导体存储器件，避免在选择单元中的编程时或消除时非选择扇区的单元中数据被干扰，并且不需要选择栅电路，可进行高集成化。

本发明的另一目的在于提供一种非易失性半导体存储器件，通过不需要选择栅电路来避免电压降，可以降低消耗功率。

本发明的再一目的在于提供一种非易失性半导体存储器件，可减低供给高电位的控制栅线的负载容量，并进行高速驱动。

                          发明内容

本发明一形态的非易失性半导体存储器件具有将包括一个字栅和由两个控制栅控制的两个非易失性存储器元件的存储器单元沿相互交叉的列和行的方向分别多个排列而组成的存储器单元阵列区。非易失性半导体存储器件还具有驱动存储器单元阵列区内的多个存储器单元的各个所述第1、第2控制栅的驱动部。

存储器单元阵列区具有在行方向分割为多个的扇区。该多个扇区的各个扇区具有沿列方向分别排列多列的多个存储器单元。

多个扇区的各个扇区具有在列方向分割为多个的块。控制栅驱动部在多个扇区的每个扇区中分别具有多个控制栅驱动器。多个控制栅驱动器的各驱动器设定配置于多个块内的相互不同的一个以上的块中的所有存储器单元的所述第1和第2控制栅的电位。