[发明专利]非易失性半导体存储器件

权利要求书

1.一种非易失性半导体存储器件，其特征在于：包括：

沿相互交叉的列和行的方向分别多个排列具有一个字栅和受第1、第2控制栅控制的第1、第2非易失性存储器元件的存储器单元的存储器单元阵列区；以及

驱动所述存储器单元阵列区内的所述多个存储器单元的各个所述第1、第2控制栅的控制栅驱动部；

所述存储器单元阵列区具有在所述行方向分割为多个的扇区；

所述多个扇区的各个扇区具有在所述列方向分割为多个的块；

所述控制栅驱动部对于所述多个扇区的每个扇区分别具有多个控制栅驱动器，所述多个控制栅驱动器的各驱动器设定配置于所述多个块内的相互不同的一个以上的块中的所有存储器单元的所述第1和第2控制栅的电位。

2.如权利要求1的非易失性半导体存储器件，其特征在于：

所述多个块具有在所述列方向分割为多个大块、以及将所述多个大块的各个大块在所述列方向再细分割的多个小块；

所述多个控制驱动器的各个驱动器配置于所述多个大块内的相互不同的一个大块中，并且设定配置于所述多个小块内的所有存储器单元的所述第1和第2控制栅的电位。

3.如权利要求1的非易失性半导体存储器件，其特征在于：

所述多个块具有在所述列方向分割为多个的大块、以及将所述多个大块的各个大块在所述列方向再细分割的多个小块；

所述多个控制驱动器的各个驱动器设定在所述多个大块的各个大块中配置于相互不同的一个所述小块中的所有存储器单元的所述第1和第2控制栅的电位。

4.如权利要求1的非易失性半导体存储器件，其特征在于：

所述多个控制栅驱动器在进行一个扇区内的数据消除时，对这个扇区内的所有所述第1、第2控制栅供给第1消除用高电位，在所述多个扇区的各个扇区中成批消除数据。

5.如权利要求4的非易失性半导体存储器件，其特征在于：

在所述多个扇区的各个扇区中，设置沿所述列方向形成的多个控制栅线；

所述控制栅驱动部不经由栅电路而直接连接到配置于所述多个扇区的各个扇区中的所述多个控制栅线的各个控制栅线。

6.如权利要求5的非易失性半导体存储器件，其特征在于：

所述多个控制栅线包括：

多个主控制栅线，直接连接到所述控制栅驱动部；以及

多个子控制栅线，将所述多个主控制栅线和所述多个存储器单元的所述第1、第2控制栅相连接。

7.如权利要求6的非易失性半导体存储器件，其特征在于：

在设置于所述多个扇区的各个扇区中的偶数的主控制栅线上，连接将偶数列的所述多个存储器单元的各个存储器单元的所述第2控制栅和奇数列的所述多个存储器单元的各个存储器单元的所述第1控制栅共同连接的多个子控制栅线，在设置于所述多个扇区的各个扇区中的奇数的主控制栅线上，连接将奇数列的所述多个存储器单元的各个存储器单元的所述第2控制栅和偶数列的所述多个存储器单元的各个存储器单元的所述第1控制栅共同连接的多个子控制栅线。

8.如权利要求7的非易失性半导体存储器件，其特征在于：

在与所述多个扇区的各个扇区对应设置的所述多个控制栅驱动器的各个驱动器中，连接k条主控制栅线，

在所述多个扇区的各个扇区中，将与k条子控制栅线连接的存储器单元组构成的各输入输出比特对应的存储器块沿所述行方向配置多个，

设置沿所述行方向延伸的多个布线，所述k条的各个主控制栅线、以及其对应的所述k条的各个子控制栅线通过所述多个布线的各个布线来分别连接。

9.如权利要求8的非易失性半导体存储器件，其特征在于：

所述存储器块的沿所述行方向的存储器单元数为4时，设定k＝4。

10.如权利要求1的非易失性半导体存储器件，其特征在于：

在所述多个扇区的各个扇区中，还设置：

沿所述列方向形成的多个位线；以及

至少在数据的编程时和读出时，驱动所述多个位线的位线驱动部。

11.如权利要求10的非易失性半导体存储器件，其特征在于：

还设置消除用位线驱动部，在进行每个扇区的数据消除时，对形成于这个扇区中的所述多个位线供给第2消除用高电位。