[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及在半导体衬底上形成的在沟槽内埋置栅极电极、将该沟槽的侧面作为沟道区域的纵向型功率MOSFET的栅极结构及其制造方法。

背景技术

现有的将栅极电极埋置在半导体衬底上形成的沟槽内、将该沟槽的侧面作为沟道区域的纵向型功率MOS晶体管(下面叫作UMOS)的结构为：具有埋置有多晶硅等构成的栅极电极的多个沟槽，该沟槽之间的间距大约是2.3～3.0微米左右。

图1是表示现有的沟槽接触型的UMOS的剖面图，图2是其平面图。沿着图2的I-I线部分的剖面图为图1。半导体衬底101例如使用p型硅衬底。半导体衬底101的表面区域上形成掺杂n型杂质的n基极区域102。n基极区域102上形成成为半导体衬底101的主面的p源极区域103。未形成这些区域的半导体衬底的背面侧的区域为p漏极区域101’。

从半导体衬底101的主面向内部形成多个沟槽110。沟槽110从形成p源极区域103的主面到达p漏极区域101’的规定深度处。沟槽110侧壁上例如形成通过热氧化形成的氧化硅膜等的栅极绝缘膜104。

该栅极绝缘膜104从沟槽110侧壁开始在沟槽周围的半导体衬底101的主面上延伸，其延伸部分从沟槽110的开口端到前端部分的距离d为0.4～0.5微米左右。

栅极绝缘膜104覆盖的沟槽110中埋置多晶硅等构成的栅极电极105。该多晶硅栅极105的表面与半导体衬底101的主面大致为相同水平。多晶硅栅极105的表面和栅极绝缘膜104的表面层叠形成通过CVD法形成的氧化硅膜等的层间绝缘膜106。另外半导体衬底101的主面上在沟槽110之间形成贯通层间绝缘膜106到达基极区域104的开口107。

开口107位于沟槽110之间，如图2所示，在半导体衬底101的主面上配置成多个岛状。各沟槽110内埋置的多晶硅栅极105被布线(未示出)为彼此电连接，与在半导体衬底101主面上形成的栅极引出电极105a电连接。

在上述状态下，半导体衬底101的主面除开口107和栅极引出电极105a外都由层间绝缘膜106覆盖。层间绝缘膜106上形成源极电极108以与栅极引出电极105a电绝缘。

源极电极108与也埋置在开口107内部并在开口107内部露出的源极区域103和基极区域102电连接。源极电极108例如由铝构成，与源极区域103和基极区域102连接的部分上中间插入势垒金属层(未示出)。半导体衬底101的背面形成与漏极区域101’电连接的漏极电极109。

但是，该结构中，为确保多晶硅栅极105和源极电极108之间的绝缘，以及为确保曝光技术的配合偏差裕量，蚀刻层间绝缘膜106形成开口107时，在从沟槽110的开口端到开口107的一端之间维持距离。即，该部分不蚀刻去除其下面的栅极绝缘膜104和层间绝缘膜106而残留下来。并且，该部分残留宽度为0.4～0.5微米左右。该部分是上述延伸部分，沟槽110的开口端到延伸部分的前端部分的距离d与源极电极108和多晶硅栅极105之间的绝缘距离相当。

这样，该结构中，层间绝缘膜106的剩余宽度d对于沟槽110的开口宽度在单侧形成0.4微米以上的宽度。源极基极引出电极108因埋置在半导体衬底101内形成，故需要将其开口宽度设为至少0.8微米以上。

从以上条件看，现有的方法中，考虑沟槽的单元间距以2微米为界限，往该值以上缩小变得困难。因此，期望实现一种可充分收缩单元间距的间隔、以沟槽侧面为沟道的纵向型功率MOSFET的半导体器件及其制造方法。

发明内容