[发明专利]包含非易失性半导体存储器的半导体集成电路装置的制造方法

说明书

在本申请中，原封不动地包含了在2001年1月30日申请的日本专利申请2001-21931的内容。

(一)技术领域

本发明涉及非易失性半导体存储器、特别是涉及将对于1个字栅具有2个电荷蓄积区的非易失性半导体存储器配置成阵列状的半导体集成电路装置的制造方法。

(二)背景技术

作为非易失性半导体存储器的一种类型，有在沟道与栅之间的栅绝缘层由氧化硅层和氮化硅层的层叠体构成、在上述氮化硅层中俘获电荷的MONOS(金属氧化物氮化物氧化物半导体)型。

作为MONOS型的非易失性半导体存储器，已知有图16中示出的器件(文献：Y.Hayashi，et al，2000 Symposium on VLSI TechnologyDigest of Technical Papers p.122-p.123)。

在该MONOS型的存储单元100中，在半导体衬底10上经第1栅绝缘层12形成了字栅14。而且，在字栅14的两侧，分别配置了侧壁状的第1控制栅20和第2控制栅30。在第1控制栅20的底部与半导体衬底10之间存在第2栅绝缘层22，在第1控制栅20的侧面与字栅14之间存在侧绝缘层24。同样，在第2控制栅30的底部与半导体衬底10之间存在第2栅绝缘层32，在第2控制栅30的侧面与字栅14之间存在侧绝缘层34。而且，在相邻的存储单元的相向的控制栅20与控制栅30之间的半导体衬底10中形成了构成源区或漏区的杂质扩散层16、18。

这样，一个存储单元100在字栅14的侧面上具有2个MONOS型存储元件。而且，这2个MONOS型存储元件可独立地控制，因而，存储单元100可存储2位的信息。

该MONOS型的存储单元的工作如以下所述那样来进行。通过将另一方的控制栅偏置成超越(override)电压，存储单元100的一方的控制栅可分别独立地选择写入和读出。

关于写入(程序)，使用对图16中示出的CG[i+1]的左侧的第2栅绝缘膜(ONO膜)32注入电子的情况来说明。此时，位线(杂质扩散层)18(D[i+1])被偏置成4～5V的漏电压。为了将热电子注入到控制栅30(CG[i+1])的左侧的第2栅绝缘层32，将控制栅30(CG[i+1])偏置成5～7V。为了将写入电流限定于规定值(～10μA)，将与字栅14(Gw[i]和Gw[i+1])连接的字线偏置成比字栅的阈值稍高的电压。将控制栅20(CG[i])偏置成超越电压。利用该超越电压，可与存储状态无关地使控制栅20(CG[i])下的沟道导通。左侧的位线16(D[i])被偏置成接地电压。而且，其它未被选择的存储单元的控制栅和扩散层被设定为接地电压。

在擦除中，利用热空穴的注入来擦除已被蓄积的电荷(电子)。可在位扩散层18的表面上利用B-B隧道效应来产生热空穴。此时，控制栅的电压Vcg被偏置成负电压(-5～-6V)，位扩散层的电压被偏置成5～6V。

在该文献中记载了，按照上述的MONOS型的存储单元，在一个存储单元内具有可独立地控制的2个编程部位，可达到3F²的位密度(bitdensity)。

(三)发明内容

本发明的目的在于提供一种半导体集成电路装置的制造方法，该制造方法是包含具有2个控制栅的MONOS型的非易失性半导体存储器的半导体集成电路装置的制造方法，特别是在侧壁状的控制栅的接触结构的形成方面具有特征。

本发明的半导体集成电路装置的制造方法是具有在多个行和列中将非易失性半导体存储器排列成网格状的存储单元阵列的半导体集成电路装置的制造方法，其特征在于，包含以下的工序(a)至(k)。

(a)在半导体层的表面上形成元件隔离区的工序；

(b)在上述半导体层上形成具有第1栅绝缘层和该第1栅绝缘层上被配置的字栅用的第1导电层的层叠体的工序，其中，该层叠体具有在第1方向上延伸的多个开口部；

(c)在上述半导体层上且以与上述第1栅绝缘层的两侧邻接的方式形成第2栅绝缘层的工序；

(d)在上述字栅用的第1导电层的两侧形成侧绝缘层的工序；

(e)在该结构体的表面的整个面上以覆盖在上述工序(a)～(d)中已被形成的结构体的方式形成第2导电层的工序；

(f)在上述第2导电层上且在至少形成共用接触部的区域上形成第1掩模层的工序；