[发明专利]包含非易失性半导体存储器的半导体集成电路装置的制造方法

权利要求书

1.一种半导体集成电路装置的制造方法，该制造方法是具有在多个行和列中将非易失性半导体存储器排列成网格状的存储单元阵列的半导体集成电路装置的制造方法，其特征在于，包含以下的工序(a)至(k)：

(a)在半导体层的表面上形成元件隔离区的工序；

(b)在上述半导体层上形成具有第1栅绝缘层和该第1栅绝缘层上被配置的字栅用的第1导电层的层叠体的工序，其中，该层叠体具有在第1方向上延伸的多个开口部；

(c)在上述半导体层上且以与上述第1栅绝缘层的两侧邻接的方式形成第2栅绝缘层的工序；

(d)在上述字栅用的第1导电层的两侧形成侧绝缘层的工序；

(e)在该结构体的表面的整个面上以覆盖在上述工序(a)～(d)中已被形成的结构体的方式形成第2导电层的工序；

(f)在上述第2导电层上且在至少形成共用接触部的区域上形成第1掩模层的工序；

(g)形成控制栅和共用接触部的工序，其中，通过利用各向异性刻蚀在整个面上刻蚀上述第2导电层，在上述侧绝缘层的两侧形成在上述第1方向上连续的侧壁状的第1和第2控制栅，而且，至少在形成共用接触部的区域上形成接触用导电层，对于与上述第1方向交叉的第2方向，与相邻的1组第1和第2控制栅连续地形成一个上述接触用导电层；

(h)在位于上述第1和第2控制栅之间的上述半导体层中掺入杂质以形成构成源区或漏区的杂质扩散层的工序；

(i)形成覆盖上述第1和第2控制栅的绝缘层的工序；

(j)在形成上述共用接触部的区域上形成第2掩模层的工序；以及

(k)对上述字栅用的第1导电层进行构图的工序。

2.如权利要求1中所述的半导体集成电路装置的制造方法，其特征在于：

由掺杂多晶硅层构成上述控制栅用的第2导电层。

3.如权利要求1或2中所述的半导体集成电路装置的制造方法，其特征在于：

依次对第1氧化硅层、氮化硅层和第2氧化硅层成膜来形成上述第2栅绝缘层。

4.如权利要求3中所述的半导体集成电路装置的制造方法，其特征在于：

在与上述第1氧化硅层、上述氮化硅层和上述第2氧化硅层的成膜相同的工序中形成上述侧绝缘层。

5.如权利要求3中所述的半导体集成电路装置的制造方法，其特征在于：

上述共用接触部具有在上述半导体层上已被形成的绝缘层，在与上述第1氧化硅层、上述氮化硅层和上述第2氧化硅层的成膜相同的工序中形成该绝缘层。

6.如权利要求1至5的任一项中所述的半导体集成电路装置的制造方法，其特征在于：

在上述工序(b)中，在上述字栅用的第1导电层上还包含形成化学机械研磨用的中止层的工序，

在上述工序(i)中，在上述工序(a)～(h)中已被形成的结构体的整个面上形成了绝缘层后，利用化学机械研磨除去该绝缘层直到上述中止层露出为止，以形成覆盖上述第1和第2控制栅的绝缘层。

7.如权利要求6中所述的半导体集成电路装置的制造方法，其特征在于：

这样来形成上述中止层，使其上表面处于比上述控制栅的上端高的位置上。

8.如权利要求7中所述的半导体集成电路装置的制造方法，其特征在于：

这样来形成上述侧绝缘层，使其上端处于与上述中止层的上表面相同的位置上。

9.如权利要求1至8的任一项中所述的半导体集成电路装置的制造方法，其特征在于：

与上述杂质扩散层的端部邻接地设置上述共用接触部。

10.如权利要求9中所述的半导体集成电路装置的制造方法，其特征在于：

对于已被排列的多个上述杂质扩散层，在该杂质扩散层的一侧的端部和另一侧的端部交替地设置上述共用接触部。

11.如权利要求1至10的任一项中所述的半导体集成电路装置的制造方法，其特征在于：

将上述存储单元阵列分割成多个块来形成。

12.如权利要求11中所述的半导体集成电路装置的制造方法，其特征在于：

在上述工序(a)后，在上述半导体层中形成接触用杂质扩散层，经该接触用杂质扩散层连接相邻的块的上述杂质扩散层。