[发明专利]包含非易失性半导体存储装置的半导体集成电路装置

说明书

本申请书原样包含2001年1月30日提交的日本专利申请书2001-21930的内容。

技术领域

本发明涉及非易失性半导体存储装置，特别是由一种对于一个字选通门(ワ-ドゲ-ト)具有两个存储区域的半导体存储装置配置成阵列的半导体集成电路装置。

技术背景

MONOS(金属氧化物氮化物氧化物半导体)作为非易失性半导体存储装置的一种类型，其沟道和栅之间的栅绝缘层由氧化硅层和氮化硅层的积层体构成，电荷由上述氮化硅层捕获。

作为MONOS非易失性半导体存储装置，人所共知的有图16所示的器件(文献：Y.Hayashi等，2000 Symposium on VLSI TechnologyDigest of Technical Papers，p.122-p.123)。

这种MONOS型存储单元100在半导体基片10上通过第一栅绝缘层12形成字选通门14。然后，在字选通门两侧分别配置侧壁状第一控制栅极20和第二控制栅极30。在第一控制栅极20底部和半导体基片10之间存在第二栅绝缘层22。在第一控制栅极20的侧面和字选通门14之间存在侧绝缘层24。同样地，第二控制栅极30底部和半导体基片10之间存在第二栅绝缘层32，在第二控制栅极30的侧面和字选通门14之间存在侧绝缘层34。然后，在相邻存储单元的相对的控制栅极20和控制栅极30之间的半导体基片10上，形成构成源区或漏区的杂质扩散层16、18。

这样，一个存储单元100有两个MONOS存储单元，它们位于字选通门14的侧面。于是，这样两个MONOS型存储单元可以独立控制，因而，存储单元100可以存储2位信息。

这个MONOS型存储单元的动作如下。存储单元100一侧控制栅极，通过将另一侧的控制栅极偏置于取代(オ-バライド)电压，即可分别独立地选择写入和读出。

关于写入(编程)，用图16所示的CG[i+1]左侧的第二栅绝缘层(ONO膜)32上注入电子的情况来说明。在这种情况下，位线(杂质扩散层)18(D[i+1])偏置于4-5V的漏极电压。为了向控制栅极30(CG[i+1])左侧的第二栅绝缘层32注入热电子，控制栅极30(CG[i+1])被偏置于5-7V。为了把写入电流限制在规定值(～10μA)上，把连接在字选通门14(GW[i]及GW[i+1])上的字线偏置于比字选通门的阈值略高的电压。控制栅极20(CG[i]偏置于取代电压。通过这个取代电压，可以与存储状态无关地使控制栅极20(CG[i]下面的沟道导通。左侧位线16(D[i])被偏置于地电压。这样，便把不作其他选择的存储单元的控制栅极及扩散层设置于地电压。

删除时，储积的电荷(电子)通过热空穴的注入加以消除。热空穴可以通过B-B隧道效应在位线扩散层18的表面产生。这时，控制栅极电压Vcg偏置于负电压(-5--6V)，而位线扩散层的电压偏置于5-6V。

该文献记载，若用上述MONOS型存储单元，则在一个存储单元内有两个可独立控制的编程侧，可以达到3F²的位密度(bitdensity)。

发明内容

本发明的目的在于：在包含有两个控制栅极的MONOS型非易失性半导体存储装置的半导体集成电路装置中，提供一种侧壁状控制栅极的接触结构。

本发明的半导体集成电路装置是一种具有存储单元阵列的半导体集成电路装置，该阵列由在多个行和多个列上成格子状排列的非易失性半导体存储装置构成；

所述非易失性半导体存储装置包含，

在半导体层上间隔第一栅绝缘层形成的字选通门，

在所述半导体层内形成的构成源区或漏区的杂质扩散层，以及

沿着所述字选通门的一侧和另一侧分别形成的侧壁状第一和第二控制栅极；

所述第一控制栅极间隔第二栅绝缘层相对所述半导体层、且间隔侧绝缘层相对字选通门设置；

所述第二控制栅极间隔第二栅绝缘层相对所述半导体层、且间隔侧绝缘层相对字选通门设置；

所述第一和第二控制栅极分别在第一方向上连续布置，而且

在与所述第一方向交错的第二方向上相邻接的一组第一与第二控制栅极均连接于共用接触部分。

此半导体集成电路装置中，由于侧壁状控制栅极每隔一组连接于共用接触部分，可确保与宽度狭窄的控制栅极的电气连接。

本发明的半导体集成电路装置，采取以下各种形态。

(A)所述控制栅极由在与所述杂质扩散层延伸方向相同的方向上连续的导电层构成。