[发明专利]多口存储单元结构

说明书

                        发明背景  所属技术领域

本发明涉及高性能半导体存储器装置，尤其是涉及带有沿不同设计方向连接的一级位线的嵌入式存储器装置。

  已有技术说明

通常DRAM(动态随机存取存储器)被认为是一种高密度、低成本，但是性能较低的存储器装置。目前市场上的DRAM与其它类型的半导体存储器装置(例如，静态随机存储器(SRAM))比较起来总是显得性能较低。DRAM的密度正在迅速改善，每一代器件的集成度都比上一代成倍地增加。依靠超细微工艺技术和改善存储器单元结构，虽然可以使DRAM达到较高的集成度，但是，DRAM在性能方面的改善速度却相当慢，从而使存储器装置与逻辑装置之间在性能方面产生了差距。目前人们提出了很多新方法来减小这一性能差距，同步DRAM(SDRAM)、扩充数据输出(EDO)DRAM、多列DRAM(MDRAM)以及RAMBUS系统等便是用来改善DRAM性能的最常见的几种方法。由Mashiko等人提出的美国专利U.S.4833653和由Takemae等人提出的美国专利U.S.No.4758993公开了一种有选择地被激活子阵列的方法，用来提高DRAM的性能。另一种提高DRAM性能的方法则是，将一个SRAM超高速缓冲存储器置入DRAM内部(称为“混合式存储器”)。由Fortino等人提出的美国专利U.S.No.5421000、由Fujishima等人提出的美国专利U.S.No.5226147和由Hayano等人提出的美国专利U.S.5305280都公开了混合式存储器的具体实施例。上述方法的主要问题是它们为提高DRAM的性能付出了相当高的代价，而存储器性能的改善程度却仍不足以弥补这一差距。另一个问题是

所有上述技术都需要与目前计算机系统不兼容的特殊系统设计，因此很难将其用在目前的计算机系统上。

在KUO等人的美国专利U.S.No.6,061,268公开了一个双口6晶体管(6T)静态随机存取存储器(SRAM)的单元结构，它使用一种在绝缘体(SOI)CMOS动态临界技术即具有可同时读/写的单位线。在另一KUO等人的美国专利U.S.No.6,118,689中公开了一个具有单位线，可同时读/写的单位线的SRAM单元。在这SRAM单元里，NMOS器件的源极和写字线相连。图1A示出KUO等人所公开的SRAM，它具有同时读/写的双口。KOU等人的结构颇受限制，因为一个位线只能用来读，而另一位线只能用来写，为要能增加双口读和写的弹性，必须另加上两组位线如图1B所示。图1B中示出的双口结构占了大的面积，更复杂而不理想。甚至一个最基本的单口读/写操作都得需要图1C示出的两条位线和一个字线。当储存阵列增大时，这些增加的位线占用了大的面积而成了有效利用面积的设计上的一个限制。

DRAM的另一个缺点是，其存储器必须更新数据，也就是说，用户需要经常读取存储器单元的内容，并将新数据写入存储器单元，因为这一数据需求，所以支持DRAM的系统要比支持SRAM的系统复杂得多。存储器数据更新还会浪费电能。Tillinghast等人提出的美国专利U.S.5276843公开了一种减少存储器数据更新频率的方法，Hayano等人提出的美国专利U.S.5305280以及Patel等人提出的美国专利U.S.5365487公开了一种具有自动进行存储器数据更新能力的DRAM。这些发明虽然在一定程度上减少了存储器数据更新所消耗的电能，但是比起本发明所能节省的电能来就差得远了。而且这些专利仍旧无法解决存储器数据更新与正常操作之间的资源冲突问题。

最近，IDT(Integrated Device Technology)公司宣称它们通过把DRAM分割成多个子阵列的方法，已经使DRAM的性能达到接近SRAM的程度了。这种新器件与现有的存储器不兼容，它需要特殊系统支持以处理存储器的读取操作与存储器数据更新操作之间的冲突。它占的面积要比DRAM大30％，而性能却比同样尺寸的SRAM还要差。