[发明专利]半导体器件和该器件的制造方法

说明书

技术领域

本发明涉及一种半导体器件和制造该器件的方法；更具体地说，涉及一种DRAM(动态随机存取存储器)和逻辑元件混合地制造在器件上的半导体器件与这种器件的制造方法。

背景技术

半导体制造商每年都在快速开发微型制造工艺方面进行竞争。半导体器件的制造力图开发一种复杂的器件，其DRAM具有大的容量，和逻辑元件能够高速驱动，二者均制造在一块芯片上。作为这种器件的一个例子，在基片上设置DRAM的存储器单元的栅极，使这些栅极彼此堆积起来。为了除去存储器单元晶体管的扩散层，引入了所谓的自动对准触点，而逻辑元件则不使用自动对准触点。

然而，在堆积式DRAM中，会出现各种问题。

为了保持晶体管的性能，随着DRAM存储器单元尺寸的减小，基片密度变得越来越大。结果，DRAM部分上的接点泄漏越来越严重。这样，很难抑止兆位级的DRAM的接点泄漏。换句话说，难以保持容易控制的DRAM的数据保存特性。因而，除了增加每一代器件的电容器电容之外，没有其他的解决方法。

另外，随着DRAM单元尺寸的减小，扩散层和露头电极之间的接触面积也变小。由于这样，扩散层和露头电极的接触电阻，每转换一代就以二倍的速率增加。在0.1微米或更小的一代器件中，接触电阻达到几千欧，这将会影响存储器单元的晶体管的接通电阻。因此，接触电阻的散布不但影响存储器单元的晶体管，而且严重影响DRAM的工作。因此，要求建立更精确的制造工艺。

另外，随着DRAM单元尺寸的减小，当器件升级换代时，存储器单元晶体管的栅极电极和在该栅极电极旁边形成的扩散层的露头电极之间的层间绝缘距离变小。当制造兆位级的DRAM时，为了保证绝缘耐电压，层间绝缘的临界距离应为20～30纳米(nm)。由于这样，在制造0.1微米或更小的一代DRAM时，很难形成层间绝缘距离等于或小于耐电压极限的距离的扩散层的露头电极。

另一方面，在逻辑单元中形成的晶体管的性能也明显地改进。对于尺寸为0.1微米或更小的一代逻辑晶体管，要求形成栅极长度为50～70纳米(nm)的非常薄的薄膜，和1.5nm或更薄的栅极绝缘薄膜。如果所要求的薄膜厚度减小至这个厚度以下，则使用由于其优良性能通常被采用的二氧化硅(SiO₂)变得困难，这时必需使用新的绝缘薄膜，例如：二氧化锆、氧化铪、氧化钽、氧化铝、BST(BaTiO₃和SrTiO₃的复合晶体)的薄膜。

当制造由上述氧化锆、氧化铪、氧化钽、氧化铝、BST等绝缘材料制成的栅极绝缘薄膜时，为了避免激活扩散层所需要的热处理的影响，或由于在形成栅极电极时产生的等离子体造成的损坏，提出了一种替换栅极电极的方法。利用该方法，在形成扩散层以后，要更换一个虚拟的栅极图形电极。在该替换栅极电极结构中，由于在制造通常的多晶硅栅极电极时出现问题的抑止耗尽问题的影响，应该使用热阻较低的上述材料。

另外，上述替换栅极的制造过程包括一个利用化学机械抛光法(以后将化学机械抛光称为CMP)将虚拟的栅极图形的上表面露出的步骤。因此，上述替换栅极的制造过程，使得与堆叠式的DRAM单元的匹配性质不能令人满意。该堆叠式DRAM单元在栅极电极的上部形成一个带有自动对准触点的电容器。

如上所述，虽然当前的工艺在制造当前这一代0.18微米的器件中勉强可用，但在将来0.1微米或更小的一代器件制造中，需要有一些对策。为了保持芯片的性能趋势，需要对堆叠式DRAM的结构作重大改进。

发明概述

根据本发明，提供了一种可以解决上述问题的半导体器件及其制造方法。

本发明的半导体器件为一种存储器元件和逻辑元件作在同一块半导体基片上的半导体器件，存储器元件的晶体管包括：一个穿过栅极绝缘薄膜埋入在该半导体基片上形成的沟槽内的栅极电极；和在该半导体基片表面侧的沟槽侧壁上形成的一个扩散层，设置一个与该扩散层连接的露头电极，使得该露头电极穿过在该栅极电极上的一个绝缘薄膜，覆盖该栅极电极。

另外，根据本发明提供了一种半导体器件，在该半导体基片上形成一个元件隔开区域；和形成一个与栅极电极连接的字线，使该字线与在半导体基片和元件隔开区域上形成的沟槽中的栅极电极连接。