[发明专利]非易失存储器高速读出用基准单元

说明书

发明领域

本发明涉及与非易失半导体存储器一起使用的读出放大器。具体来说，涉及用于建立读出放大器基准电压的基准存储单元结构。

背景技术

存储器IC内用读出放大器从存储阵列内的目标存储单元读出数据。这些放大器通常分类为单端读出放大器或差分式读出放大器。单端读出放大器通常用于每一存储单元具有单个位的存储器。每单元单个位的存储器例子有EEPROM和闪存EPROM。这些每单元单个位的存储器每一存储单元仅存储数据选项中真值和互补值其中之一。诸如SRAM这种每单元双位的存储器则有所不同，其每一存储单元存储数据选项中真值和互补值两者。每一存储单元具有数据选项中真值和互补值两者，有利于并且加快存储单元的读出，因为可通过同时存取真值位和互补值位并简单判定其中哪一个位具有较高电压电位来识别所存储数据选项。更为清楚地来说，SRAM用差分放大器来读出每一存储单元，并且一旦判定表示存储单元内存储真值数据和互补值数据的电压失衡方向便识别存储单元内存储的逻辑状态。而每单元单个位的存储器则没有知道所存储数据选项这一开销，因而其单端读出电路便需要一种不同但更为关键的均衡途径。

在非易失存储器中用差分式读出放大器，会在读出速度方面提供很大推动，但每一存储单元将需要2个存储器存贮器件，一个用于真值数据，另一个用于互补值数据。这将减少存储器容量至少50％。由于需要提供附加的位线、均衡电路、更为复杂的编程及擦除电路等来实施每存储单元双位结构，因而更为可能的是，这种容量减少会大得多。所以非易失存储器通常用单端读出放大器。

参照图1，示出一适合与单个位存储单元14一起使用的单端读出电路12。目标单个位存储单元14图示为一单个浮动栅极晶体管16。读出电路12通过读出与目标存储单元14耦合的读出线18和与基准存储单元22耦合的基准线20两者之间的电位差来判定目标存储单元14内存储的逻辑状态。读出线18的电位取决于目标存储单元14内所存储数据的逻辑状态，即逻辑高状态或逻辑低状态。通常，若读出线18电位高于基准线20电位，目标存储单元14便被作为具有逻辑低状态读出，而读出线18电位低于基准线20，目标存储单元14便被作为具有逻辑高状态读出。因而，将基准线20电压电位保持在介于目标单元14逻辑高和逻辑低电压电位的中间值很重要。

粗粗一看，显然可用一稳恒的电压发生器来产生线20的基准电压，但这并非所希望的。读出线18的电位不仅受到浮动栅极晶体管16的栅极电位的影响，还受到存储器结构的影响。目标存储单元14的电容性负载取决于其物理结构和其在一较大存储阵列内的位置。这些电容性负载进而影响目标存储单元14的电流源容量，由此影响读出线18的电位。

所以，要致力于使基准线20反映这些电容性负载来更好地跟随目标存储单元16的逻辑高和逻辑低电压。对目标存储单元的逻辑高和逻辑低电压的上述效应进行跟随的典型方法是用另一存储单元即基准存储单元22来产生基准线20的电压电位。之所以如此思路是因为基准存储单元22具有与目标存储单元14相类似的结构，其性能也类似于目标单元14。基准线20的电位因而取决于基准单元22的电流源值。

本领域公知用基准单元产生用于单端读出电路的基准电压的种种方法。上述方法其中某些在授予Sheen等人的美国专利U.S.Pat.No.5,572,474、授予Medlock等人的美国专利U.S.Pat.No.5,608,679以及授予Yoshida等人的美国专利U.S.Pat.No.5,642,308中均有讨论。

但申请人发现，在基准线20上产生基准电压的现行方法并非在该存储器IC整个寿命内很稳定。部分原因是基准单元22用一浮动栅极晶体管26来产生该基准电压。由于浮动栅极晶体管26对目标存储单元14的浮动栅极晶体管16提供一较好的平衡所以基准单元22内用浮动栅极晶体管26是有好处的，但浮动栅极晶体管26所引入的另外的问题会使基准线20上产生正确的基准电压很复杂。

因为基准单元22的阈值电压本不应变化，所以基准单元22与用于改变主存储器阵列中存储单元14状态的编程及擦除电路相隔离。总之，所构成的基准存储单元在其浮动栅极28上没有电荷，而且其浮动栅极28上的电荷水平未被用于变动是因为它们未与任何编程或擦除电路连接。根据需要，基准单元的阈值电压电平可通过调整其沟道区的衬底掺杂浓度来调节。