[发明专利]具有硅－锗(Sii－x－Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法

说明书

本发明涉及带有集成CMOS电路的半导体装置，该CMOS电路包含具有半导体区域的NMOS和PMOS晶体管，半导体区是在硅基底层上形成的并与其表面相邻，该表面上有一层门极氧化物，其上的门极是在形成晶体管的半导体区的区域上形成，使得PMOS晶体管的门极就在位于多晶硅层和门极氧化物之间的p-型掺杂的多晶硅层和p-型掺杂的多晶硅-锗层中形成。

硅-锗(Si_i-xGe_x；0＜x＜1)层可以从一种含有硅烷(SiH₄)，氢化锗(GeH₄)以及氮气的混合气体中用常规的方法通过一个化学气相沉积(CVD)装置沉积而成。这里，分子式中的X由混合气体中硅烷和氢化锗的量比决定。这些硅-锗层可以沉积在氧化物上，其中分子式中的X在0-1范围之间。

起始段中提到的半导体装置可从EP-A-614226中了解到，EP-A-614226中的PMOS晶体管以及NMOS晶体管都是在一个多晶硅层和一个处于多晶硅层与氧化物之间的硅-锗多晶(Si_i-xGe_x)层中形成。门极还包括一个位于多晶硅层的上面的金属硅化物顶层。PMOS晶体管的门极呈P-型掺杂，而NMOS晶体管呈n-型掺杂。

用在集成CMOS电路中的NMOS和PMOS晶体管在实际当中设计成具有相同的绝对门槛电压值；如，“0.18微米生产线”晶体管，具有一个0.3V的目标电压。在PMOS晶体管中当一个p-型掺杂的多晶硅门极被一个p-型掺杂质的多晶硅锗门极代替时，会升高晶体管的门槛电压。通过减少晶体管门极区域的掺杂质的含量，可以使晶体管获得一个所希望的较低的门槛电压。在“0.18微米生产线”中PMOS晶体管的门槛电压是0.3V，如，附加的30at％的锗可以把表面掺杂物从5.10¹⁷减少到3.10¹⁷。门极区较低的杂质浓度是相当有益的。晶体管将具有较高的导通电流I_on和较低的关断电流I_off以及一个较高的I_on/I_off比率。并且还发现基底层电压对门槛电压V₁的影响较小。由于硅-锗层中锗的比例较大，所以这些优点就显得非常重要，这样门极区的掺杂物含量就变得较低。但这在NMOS晶体管中是不成立的。当然，具有n-型掺杂质的硅-锗门极的NMOS晶体管的特性比具有n-型杂质但不含锗的硅门极的NMOS晶体管的特性要差，特别是，当硅-锗层中锗的含量超过30at％时。当门极中加入超过30at％的锗后，会改善PMOS晶体管的特性，然而这种附加对于上述半导体装置的互补的PMOS和NMOS晶体管中的门极来说不会起到很大的作用。

本发明的目标是针对上述问题提供一种解决方法，这种方法可以使得使用具有与在集成CMOS电路中的氧化物电极相靠近的多晶硅-锗层的门极变得有用。起始段提到的半导体装置就是用于这个目的，它的特点是NMOS晶体管的门极在一层无锗的多晶硅n-型掺杂层中形成。

使用形成于多晶硅层和嵌入在多晶硅层与PMOS晶体管中的氧化物层之间的多晶硅-锗(Si_i-xGe_x)掺杂层的p-型掺杂门极，具有上文所述的优点。而在NMOS晶体管中n-型硅-锗门极的使用却只有坏处。加入到硅-锗门极的n-型掺杂物，如砷和磷，很难被激活，但在随后的生产过程中由于加热却很容易再次失去活性。这些杂质的无活性原子会引起所不希望的较大门区损耗。

本发明提供的方法使形成一个具有NMOS和PMOS晶体管的集成电路成为可能，这个集成电路的特性比那些具有NMOS和PMOS互补晶体管且全部由硅-锗门极组成的集成电路的特性更好，而且也比具有NMOS和PMOS互补晶体管且由不含锗的硅电极组成的集成电路的特性要好。该措施利用了在PMOS晶体管中使用硅-锗门极的优点，而避免这种门极在NMOS晶体管中使用的缺点。

当p-型层掺杂的多晶硅-锗(Si_i-xGe_x)中，锗的含量超过30at％时(x＞0.3)，上述提到的优点就显得非常重要。如果这个p-型掺杂层沉淀在一个厚度小于5nm的非晶体硅层上面，那么该p-型掺杂层将具有较低的表面粗糙度，而不会影响上文中提及的晶体管的操作。