[发明专利]为快速电可擦除可编程只读存储器单元形成相对于有源区自对准的浮动栅多晶硅层的方法

说明书

本发明涉及一种形成浮动栅存储单元的半导体存储器阵列的自对准方法，特别是涉及在形成存储单元的有源区之间来形成隔离区的一种改进的方法。

使用浮动栅来存储电荷的非易失性半导体存储单元和在半导体衬底中形成的这种非易失性存储单元的存储器阵列是本领域公知的。通常，这种浮动栅存储单元具有分栅型、或叠栅型、或是它们的组合。

制造半导体浮动栅存储单元阵列所面临的其中一个问题是各个部件(诸如源极、漏极、控制栅、浮动栅)以及含有这些部件的有源区之间的隔离区的对准。随着半导体工艺集成的设计尺寸的缩小，减小了最小的光刻线条(部件)，精确对准变得更重要了。各部件的对准同样决定着半导体产品的制造成品率。

自对准在本领域是公知的。自对准是指如此处理涉及一种或多种材料的一个或多个步骤的动作：使各线条在所述步骤中相互间自动对准。相应的，本发明使用自对准技术来制造用于半导体存储器阵列(诸如浮动栅存储单元型的存储器阵列)的隔离区。

图1A-1B显示出公知的浅沟槽工艺(STI)，该工艺用于在存储器阵列半导体器件的有源区之间形成隔离区。如图1A所示，诸如二氧化硅(“氧化物”)之类的绝缘材料的第一层12在衬底10上形成。一个多晶硅层14(用于形成浮动栅)淀积在该绝缘材料层12的顶部。一个氮化硅层16(“氮化物”)淀积在多晶硅层14的上面。一种合适的光致抗蚀剂材料18随后涂敷到氮化硅层16上，并且进行掩模步骤来选择性地从特定的区域(条20)去除光致抗蚀剂材料。在去除光致抗蚀剂材料18的位置，使用标准的蚀刻技术(即，各向异性蚀刻工艺)，蚀刻掉平行条20中的氮化硅16、多晶硅14和下面的绝缘材料12。该蚀刻继续进行来形成延伸进衬底10中的沟槽22。随着硅衬底被蚀刻而形成了沟槽22，一个微小的横向钻蚀26就形成了，在此，氧化物层12和多晶硅层14外悬于沟槽22之上。在光致抗蚀剂18没有被去除的位置，氮化硅16、第一多晶硅区14和下面的绝缘区12被保留下来。

进一步处理该结构，去除剩余的光致抗蚀剂18，随后，在沟槽22中形成了诸如二氧化硅之类的隔离材料24(例如，通过淀积一个氧化物层，并接着进行CMP蚀刻)。然后，选择性地去除氮化物层18。所获得的结构如图1B所示。剩余的多晶硅层14和下面的第一绝缘材料层12形成了有源区，在这些有源区中形成存储单元。由此，此时，衬底10具有交替的有源区和隔离区的条，并且这些隔离区是由浅沟槽绝缘材料24形成的。

图1B中的结构代表了一种自对准结构，它比用非自对准方法形成的结构要紧凑。然而，在隔离完成后和在形成存储单元期间这种结构会产生一些问题。图1C示出了在为完成存储单元阵列结构的形成而进行后段处理步骤后的结构。在这种后段处理步骤中多晶硅层损失是比较典型的，由此，曾经是在隔离沟槽22之上延伸和外悬的多晶硅层14的侧边，此后就从该隔离沟槽22回缩。这就导致在多晶硅层14的侧边和隔离沟槽22的边缘之间形成一个间隙δ，使得氧化物层12和衬底10的一部分暴露出来而没有受到多晶硅层14的保护。这种情况带来了一些不利的后果。首先，该结构容易在有源区中产生硅蚀坑，在此依靠多晶硅层14保护的工艺步骤有可能在间隙δ中损坏氧化层12和衬底10。另外，最终产品的电性能会受到不利的影响，因为多晶硅层14(它形成了控制下面衬底中的导电的浮动栅)不再覆盖相邻隔离沟槽之间的衬底10的整个宽度。常规STI隔离的另一个缺点是，会发生多晶硅层上升(即微笑(smiling)效应)，这意味着，靠近多晶硅层14侧边的氧化物层12的厚度增大。发生多晶硅层上升是因为多晶硅层14是在隔离沟槽氧化物24形成之前形成的。

因此需要有一种隔离工艺来解决这些问题。

本发明通过利用使多晶硅层相对于扩散边缘自对准的工艺解决了上述的问题，其中在多晶硅层的侧壁和隔离区之间形成增大的重叠。本发明的工艺可以按自对准方式独立地优化。

本发明是一种用于在半导体器件中形成隔离区和有源区的自对准方法，并且包括如下步骤：在一个半导体衬底上形成第一材料层；形成多个间隔开的沟槽，它们穿过第一材料层延伸进入衬底中；沿着沟槽的侧壁部分形成第一绝缘材料层；用绝缘材料填充沟槽；去除第一材料层来暴露衬底的部分；在衬底的暴露部分上形成第二绝缘材料层；以及在第二绝缘材料层上形成导电材料层。