[发明专利]半导体集成电路器件的制造方法及掩模制作方法

说明书

技术领域

本发明涉及到半导体集成电路器件的制造方法及制作光掩模的技术，确切地说是涉及到一种有效地用于光刻蚀(此后简称“光刻”)的技术，使预定的图形用光掩模(此后简称“掩模”)曝光工艺转移至半导体晶片(此后简称“晶片”)上。

背景技术

光刻技术已被用于半导体集成电路器件的制造，作为将微小的图形转移至晶片上的方法。光刻技术主要使用投影曝光设备或系统，装在投影曝光系统掩模上的图形被转移至晶片上，从而形成器件图形。

这种投影曝光法所用的一般掩模结构是在透明的掩模衬底上由铬等金属膜制成各个遮光的图形以进行曝光。例如，下面是一种已知的制作过程。首先，在透明的掩模衬底上淀积由铬等制成的金属膜作为遮光膜，然后在金属膜上敷以电子束光敏抗蚀剂膜。随后，用电子束写入系统等对抗蚀剂膜的一些点或局部施加电子束，接着对抗蚀剂膜显影，从而形成抗蚀剂图形。此后，用抗蚀剂图形作腐蚀掩模来腐蚀下面的金属膜而形成由金属膜制成的各个遮光图形。除去最终留下的电子束光敏抗蚀剂膜而制成掩模。

然而，这种结构的掩模伴有的一个问题是加工工序增多，因而成本升高，另一个问题是，由于遮光图形是用各向同性腐蚀制作的，加工尺寸的精度降低。作为考虑了这种问题的一种技术，例如，未经审查的专利申请Hei 5(1993)-289307号公开了一种技术，其掩模衬底上的遮光图形是由抗蚀剂膜制成的，它是利用了这样一个事实，即预定的抗蚀剂膜对ArF受激准分子激光器的透光率可设置为0％。

发明内容

然而，本发明的发明者发现，用抗蚀剂膜制作遮光图形的掩模技术有以下一些问题。

第一个问题是没有充分考虑在短期内有效地制作掩模。定制的产品如ASIC(专用IC)等需要工时，高功能的产品开发要有必要的周期。然而，另一方面，由于现有的产品迅速更替，每个产品的寿命很短，开发产品并缩短其制造周期是所希望的。因此，一个重要的问题是如何在短期内有效地制作掩模用于制造这样的产品。

第二个问题是没有充分考虑进一步降低掩模成本。近年来，半导体集成电路器件的掩模成本日益升高。例如，这是由于以下原因引起的。即，由于掩模制作设备领域市场规模小，将出现无盈利的状况。开发在掩模上制作图形的写入设备和检查图形的检验设备的花费及其运行成本因在掩模上制作的每个图形的缩小及其高集成度，将会是巨大的。因此，将这些花费合起来，势必增大掩模的成本。而且，为改进半导体集成电路器件性能，制造一种半导体集成电路器件所需的总掩模数目有增加的趋势。即使由这种观点出发，一个重要的问题也是如何降低每个掩模的成本。

本发明的一个目的是提供一种能够缩短制作掩模所需时间的技术。

本发明的另一个目的是提供一种能够缩短制造半导体集成电路器件所需时间的技术。

本发明的再一个目的是提供一种能够降低掩模成本的技术。

本发明还有一个目的是提供一种能够降低半导体集成电路器件成本的技术。

由本说明书的描述及附图将明显地了解本发明的上述其他目的以及新的特点。

在本申请中公开的一些典型发明的综述将简短地描述如下：

本发明拟在同一洁净室内实现制造半导体集成电路器件及制作光掩模，掩模的每个遮光图形都是由有机膜制成的。

本发明拟在制造半导体集成电路器件和制作由有机膜制成的遮光图形掩模时共用工艺设备。

本发明拟在制造半导体集成电路器件和制作由有机膜制成的遮光图形掩模时共用检验设备。

本发明拟在制造半导体集成电路器件和制作由有机膜制成的遮光图形掩模时共用工艺设备和检验设备。

本发明包含这样一个步骤，即使用每个遮光图形都由有机膜制成的光掩模，按照第一曝光过程，至少将一个预定图形转移至第一个半导体晶片上，检查转移至第一个半导体晶片上的预定图形，以确定光掩模上由有机膜制成的每个遮光图形是好的还是坏的，用通过上述检验的由有机膜制成每个遮光图形的光掩模进行第二曝光过程，而将至少一个预定图形转移至第二个半导体晶片上。

附图说明

虽然本说明书终结部分的权利要求书明确了本发明的主旨，相信由下面的描述结合附图将会更好地了解本发明、本发明的目的和特点及其进一步的目的、特点及优点。在附图中：

图1为描述本发明一个实施方案的一个洁净室实例的结构图；

图2(a)为在图1所示洁净室内所用的一个光掩模实例的总平面图，而图2(b)为沿图2(a)的X-X线取的截面图；