[发明专利]可缩短测试时间的半导体存储装置

说明书

技术领域

本发明涉及半导体存储装置，更具体地说，涉及在短时间内就可检查动态随机存取存储器(DRAM)等的存储器单元间接触不良的半导体存储装置。

背景技术

图18是表示以往半导体存储装置502的概略结构的方框图。

参照图18，半导体存储装置502包括：分别具有行列状配置的多个存储器单元的存储器单元阵列14；接收地址信号A0～A12，然后输出内部行地址X、内部列地址Y的地址缓冲器5；取入控制信号/OE、/RAS、/CAS、/WE，然后输出内部控制信号INTZRAS、INTZCAS、INTZWE的控制信号输入缓冲器6。

存储器单元阵列14包括：行列状配置的存储器单元MC；与存储器单元MC的行对应设置的多条字线WL；与存储器单元MC的列对应设置的位线对BLP。图18中，代表性地示出一个存储器单元MC、一条字线WL和一个位线对BLP。

半导体存储装置502还包括控制电路8，控制电路8接收来自地址缓冲器5的内部地址信号，并且接收来自控制信号输入缓冲器6的内部控制信号NTZRAS、INTZCAS、INTZWE，对各部件输出控制信号。

控制电路8包括输出下列信号的电路：接收内部控制信号NTZRAS、INTZCAS、INTZWE，激活读出放大器的信号SO，和激活读出放大器带(band)的均衡电路的均衡信号BLEQ。

半导体存储装置502还包括对地址缓冲器5提供的行地址信号X进行解码的解码器510。解码器510包括用于把存储器单元阵列14内部的被指定地址的行(字线)向选择状态驱动的字驱动器。

半导体存储装置502还包括对地址缓冲器5提供的内部列地址Y进行解码，产生列选择信号的列解码器12；和配置多个读出放大器的读出放大器带516，该读出放大器进行与存储器单元阵列14的选择行连接的存储器单元MC的数据的检测和放大。

半导体存储装置502还包括：接收来自外部的写入数据，生成内部写入数据的输入缓冲器22；放大来自输入缓冲器22的内部写入数据，向选择存储器单元传输的写驱动器；放大从选择存储器单元读出的数据的前置放大器；对来自该前置放大器的数据再进行缓冲处理，然后输出到外部的输出缓冲器20。

图18中，前置放大器和写驱动器作为一个部件即部件18示出。

图19是表示图18中行解码器510结构的电路图。

参照图19，行解码器510包括：对行地址中低位的2比特进行前置解码的前置解码器532；对行地址中低位2比特之外的其余位进行解码的前置解码器536；根据前置解码器532、536的输出选择字线的主解码器538。

前置解码器532接收与行地址中低位2比特对应的信号RA0、RA1，和分别与信号RA0、RA1互补的信号ZRA0、ZRA1。前置解码器536接收与低位2比特之外的其余地址对应的信号RA2、RA12，和分别与信号RA2～RA12互补的信号ZRA2～ZRA12。

前置解码器532包括：接收信号ZRA0、ZRA1的NAND电路540；接收NAND电路540的输出并使其颠倒，然后输出前置解码信号X0的倒换器542；接收信号RA0、ZRA1的NAND电路544；接收NAND电路544的输出并使其颠倒，然后输出前置解码信号X1的倒换器546。

前置解码器532还包括：接收信号ZRA0、RA1的NAND电路548；接收NAND电路548的输出并使其颠倒，然后输出前置解码信号X2的倒换器550；接收信号RA0、RA1的NAND电路552；接收NAND电路552的输出并使其颠倒，然后输出前置解码信号X3的倒换器554。

前置解码器536包括分别输出前置解码信号RX0、RX1、...、RX2047的前置解码电路556、558、...、560。

前置解码电路556包括：接收信号ZRA2～ZRA12的NAND电路562；接收NAND电路562的输出并使其颠倒，然后输出前置解码信号RX0的倒换器564。

前置解码电路558包括：接收信号RA2和信号ZRA3～ZRA12的NAND电路566；接收NAND电路566的输出并使其颠倒，然后输出前置解码信号RX1的倒换器568。

前置解码电路560包括：接收信号RA2～RA12的NAND电路570；接收NAND电路570的输出并使其颠倒，然后输出前置解码信号RX2047的倒换器572。

主解码器38包括：激活分别与前置解码信号RX0、RX1、...、RX2047对应的字线的解码电路72、74、...、76。