[发明专利]可缩短测试时间的半导体存储装置

权利要求书

1.一种半导体存储装置，具有动作模式、正常模式和测试模式，该半导体存储装置包括：

包括行列状配置的多个存储器单元MC的存储器单元阵列(14)；

沿所述列方向配置、对所述多个存储器单元进行数据写入和读出的多条位线(BL0～BL2，/BL0～/BL2)；

沿所述行方向配置、选择所述多个存储器单元中的特定存储器单元的多条字线(WL0～WLn)，

其中，所述多条字线(WL0～WLn)被分成第1～第4的字线组，

所述第1字线组包括：当m为非负整数时，以所述多条字线中的第1字线(WL3)作为第1开始数，对应于4m+1的字线(WL3，WL7)，

所述第2字线组包括：以所述第1字线作为第1开始数，对应于4m+2的字线(WL4)，

所述第3字线组包括：以所述第1字线作为第1开始数，对应于4m+3的字线(WL5)，

所述第4字线组包括：以所述第1字线作为第1开始数，对应于4m+4的字线(WL6)，

半导体存储装置还包括：在所述测试模式时，根据所述地址信号，以所述第1～第4字线组作为激活单位，激活所述多条字线的行解码电路(10)。

2.如权利要求1的半导体存储装置，对应于所述多条位线中的第1位线(BL0)的第1存储器单元列(MC0，MC1)上，配置对应于所述第1位线(BL0)与所述第1字线组(WL3)的交点的第1存储器单元组(MC0)，和对应于所述第1位线(BL0)与所述第2字线组(WL4)的交点的第2存储器单元组(MC1)，

所述第1存储器单元组的各存储器单元与所述第2存储器单元组中的邻接的存储器单元共有与所述第1位线连接的第1位线接触，

在对应于与所述第1位线邻接的第2位线(/BL0)的第2存储器单元列(MC4，MC5)上，配置对应于所述第2位线(/BL0)与所述第3字线组(WL5)的交点的第3存储器单元组(MC4)，和对应于所述第2位线(/BL0)与所述第4字线组(WL6)的交点的第4存储器单元组(MC5)，

所述第3存储器单元组的各存储器单元与所述第4存储器单元组中的邻接的存储器单元共有与所述第2位线连接的第2位线接触。

3.如权利要求2的半导体存储装置，

所述地址信号是多个位的信号，

半导体存储装置包括在所述测试模式中，根据所述地址信号，输出第1～第4测试信号的测试电路(24)，

所述行解码电路包括：

第1前置解码电路(32)，在所述正常模式中，对所述地址信号的预定的2位进行解码，输出第1～第4前置解码信号，在所述测试模式中，根据所述第1～第4测试信号，输出所述第1～第4前置解码信号；

第2前置解码电路(36)，在所述正常模式中，对所述地址信号的所述2位之外的位进行解码，在所述测试模式中输出固定；

主解码电路(38)，根据所述第1、第2前置解码电路的输出，激活所述多条字线。

4.如权利要求2的半导体存储装置，

所述第1、第2位线构成位线对(BLP0，BLP1)，

半导体存储装置还包括：

第1测试电路(24)，在所述测试模式中，根据来自外部的指示，输出测试信号；

电位发生电路(130)，在所述正常模式时，输出预定的均衡电位，在所述测试模式时，根据所述测试信号，输出对应于高、低中任一个的数据的电位；

均衡电路(EQ)，根据所述电位发生电路的输出，均衡所述位线对。

5.如权利要求4的半导体存储装置，还包括：

第2测试电路(122)，在所述正常模式时，根据均衡信号(BLEQ)，激活所述均衡电路，在所述测试模式时，不管所述均衡信号，保持所述均衡电路(EQ)为激活状态。

6.如权利要求4的半导体存储装置，还包括：

放大所述位线对的电位差的读出放大器(SA)；和

第2测试电路(122)，在所述正常模式时，根据读出放大器激活信号(SO)，激活所述读出放大器，在所述测试模式时，不管所述读出放大器激活信号，不激活所述读出放大器。