[发明专利]具有双层介电质间隙壁的内连导线结构及其制作方法

说明书

本发明是有关于一种半导体中的金属内连线(Interconnect)制程，特别是有关于一种具有双层介电质间隙壁(spacer)的内连导线结构及其制作方法。

在传统的积体电路(VLSI)的金属内连线制程上，一般是采用化学气相沉积法(CVD)将二氧化硅层形成于金属层上，以作为内金属介电层(Inter-Metal Dielectrics，简称IMD)，其主要缺陷在于：

由于随着积体电路的缩小化，在微影蚀刻时，对不准现象常常发生，造成的过蚀刻会破坏该内金属介电层而造成漏电流，这严重地影响产品的可靠度(reliability)；另外，随着内连导线的缩小化，细小的内连导线也常有崩塌(collapse)的现象，这亦严重地影响产品的优良率。

目前对内金属连线制程的研究多仅于金属层上方的抗反射层的研究，例如美国专利第5580701号提出的减少光阻层的摇摆效应(tanding waveeffect，或称驻波效应)的制作方法，是在金属层上方形成二氧化硅、氮化硅或氮氧化硅等的抗反射层。然而，传统的方法却无法解决积体电路日益缩小化所造成的上述严重地影响产品的优良率的问题。

参阅图1-图3是传统内金属内连线的结构示意图。传统内金属介电层中的金属内连线的结构，包括在半导体基底100上具有多数个金属内连导线110、120，以及二氧化硅层130当作是内金属介电层130，如图1所示。

接着参阅图2，在定义插塞140时，若微影蚀刻程序发生了对不准现象而造成过蚀刻，使得插塞140太靠近基底100，就会破坏该内金属介电层130而造成漏电流。

参阅图3，随着内连导线的缩小化，细小的内连导线130也常有崩塌的现象，如150和160，这亦严重地影响产品的优良率。

为了改善上述制程的问题，本发明提供了一种具有双层介电质间隙壁的内连导线的制作方法与结构，特别适用于制作有多数个内连导线的半导体基底上，亦即半导体中的金属内连线制程。可切实地减少漏电流，提高产品的可靠度与优良率，并使上述的缺点获得改善

本发明的目的在于提供一种具有双层介电质间隙壁的内连导线的结构及其制作方法，特别适用于制作有多数个内连导线的半导体基底上，克服现有技术的缺陷，切实地减少因微影的对不准现象而造成的漏电流，也更固定了金属层而不至于崩塌，达到提高产品的可靠度与优良率的目的。

发明的目的是这样实现的：一种具有双层介电质间隙壁的内连导线结构，至少包含内连导线形成于半导体基底表面上，其特征是：作为应力缓冲层的第一介电质间隙壁形成于该内连导线的侧壁上，以及作为蚀刻阻挡层或内连导线的固定支撑层的第二介电质间隙壁形成于该第一介电质间隙壁的表面上，第三介电层覆盖该内连导线、基底以及第二间隙壁的曝露表面。

该内连导线的顶部设置有抗反射层。该抗反射层是由钛/氮化钛或氮氧化硅所构成。该内连导线是由铝、铜或铝硅铜所构成。该第一介电层是由二氧化硅所构成。该第二介电层是由氮化硅或氮氧化硅所构成。该第三介电层是由二氧化硅所构成。该第二介电层与该第三介电层的蚀刻比大于10。

一种具有双层介电质间隙壁的内连导线结构的制作方法，其特征是：它至少包含下列步骤：

(1)提供半导体基底，其表面上设置有多数个内连导线于该内连导线及基底表面上形成一第一介电层；

(2)对该第一介电层进行回蚀刻制程，以曝露该内连导线的顶部及基底的表面，而残留于该内连导线侧壁的第一介电层成为第一介电质间隙壁；

(3)于该内连导线、基底以及第一间隙壁的表面上形成第二介电层；

(4)对该第二介电层进行回蚀刻制程，以曝露该内连导线的顶部及该基底的表面，而残留于该第一介电质间隙壁的第二介电层成为第二介电质间隙壁；

(5)形成第三介电层以覆盖该内连导线、基底以及该第二间隙壁的曝露表面；

(6)对该第三介电层进行平坦化制程。

该内连导线的顶部设置有抗反射层。该抗反射层是由钛/氮化钛或氮氧化硅所构成。该内连导线是由铝、铜或铝硅铜所构成。该第一介电层是由二氧化硅所构成。该第二介电层是由氮化硅或氮氧化硅所构成。该第三介电层是由二氧化硅所构成。该第二介电层与该第三介电层的蚀刻比大于10。

本发明的主要优点是内连导线侧壁上具有至少一层介电质间隙壁，因而能改善传统内连导线的种种缺点。切实地减少漏电流，提高产品的信赖性与优良率，并可进一步达成积体电路缩小化的目标。

下面结合较佳实施例和附图详细说明。

图1是传统金属内连导线的结构示意图。