[发明专利]硅绝缘体结构半导体器件

说明书

本发明涉及具有硅绝缘体(SOI)结构半导体器件，特别涉及减轻“弯折效应”的SOI结构半导体器件。

制造于例如SOS、SIMOX或BSOI衬底等一般已知SOI结构上的MOSFET,能够低压高速工作。除此之外，与制造于体硅衬底上的器件相比，SOIMOSFET的优点是实现较小的布局面积。

同时，尽管体硅MOSFET具有四个端子(栅，漏，源和衬底)，而SOIMOSFET却仅有三个端子(栅，漏和源)。因此，SOIMOSFET会使器件的电特性尤其是短沟道效应、漏/源间的击穿电压等退化。

更具体说，在体硅MOSFET中，如图7(a)和7(b)所示，寄生双极(NPN)晶体管具有固定于衬底上的基极，MOSFET的衬底一源结被反偏。因此，甚至在MOSFET的漏区附近产生碰撞电离电流Ii时，寄生双极晶体管也几乎不影响MOSFET的工作。

另一方面，在SOIMOSFET中，如图8(a)和8(b)所示，寄生双极晶体管具有由浮置状态的表面半导体层构成的基极，因此，在MOSFET的一般工作过程中，在MOSFET的漏区附近产生的碰撞电离电流Ii用作寄生双极晶体管的基极电流，产生正反馈效应，结果引起短沟道效应劣化和漏/源间的击穿电压下降。除此之外，在MOSFET的沟道区形成为较厚的表面半导体层时，其工作变为局部耗尽模式，由于碰撞电离，其输出特性中出现所谓的“弯折效应”，所以SOIMOSFET特性明显受限。

图9(a)和9(b)是展示具有浮置本体的普通SOIMOSFET的特性的曲线图，其中图9(a)中展示了亚阈电流Id和栅电压Vg间的关系，而图9(b)展示了输出电流Id和漏一源电压Vd间的关系。顺便提一下，该SOI晶体管的例子的栅长L=0.35微米，沟道宽度W=10微米，栅氧化膜厚度=7nm，表面硅本体层厚度=50nm，掩埋绝缘膜厚度=120nm。除此之外，应用于低电压驱动的LSIs时，备用电流限制了便携系统的电池寿命，这由Vg=OV时的晶体管电流决定。

在漏电压Vd＞Vdk时，观察可能是由于碰撞电离造成的弯折效应。这种情况下，弯折效应起始电压Vdk为约0.9V。

源于碰撞电离的过量主要载流子(对于NMOSFET来说是空穴)升高了浮置本体的电位，在I-V特性中产生弯折效应。

本体电位的升高会使阈值电压下降，在图9(a)所示的Id-Vg特性曲线中，将观察到亚阈值摆动(S因子)减小。更具体说，S=85mV/dec适用于Vd=0.1V，S=35mV/dec适用于Vd=1.5V(Vd＞Vdk)。这是由SOI衬底中过量主载流子的累积造成的。

一般说，弯折效应取决于碰撞电离、本体中载流子的寿命等，因此，难以预先确定和控制。另外，弯折效应会使器件特性发生大的波动，尤其是在低电压工作的器件中不希望的备用泄漏电流(standby leakage current)发生波动。

为了克服这些缺点，下面作为例子提出了不同的方法。然而，目前的状况是，这些方法中任何一种都未能成功地有效防止弯折效应，同时不使SOIMOSFET的各特性退化。

(1)SOIMOSFET构成为沟道区由全耗尽的低浓度杂质薄表面半导体层形成。于是，可以得到全耗尽模式的SOIMOSFET，理论上可以防止弯折效应。

为了实际防止全耗尽模式SOIMOSFET的弯折效应，在以使用厚50nm的表面半导体层作为例子的情况下，需要将杂质浓度设定得远低于1×10¹⁷cm^-3，低阈值电压为约0.1V。然而，这种情况下，MOSFET的截止漏电流增大。

(2)例如如图10所示，SOIMOSFET形成于颈缩形状的有源区11上，本体接触13形成在有源区11中(参见日本专利申请公开公报8431/1996)。于是由较厚表面半导体层形成的沟道区可以在固定电位保持不变，所以在使用体硅的器件中，可以抑制浮置本体效应和寄生双极效应。

然而，在固定沟道区的电位的情况下，本体接触13需要占据面积，结果是增大了元件面积。除此之外，在表面半导体层已经全耗尽时，使得浮置本体效应和寄生双极效应的抑制无效。另外，在沟道区电位固定时，背栅效应和漏结电容增大，易导致器件质量下降。

(3)例如，如图11所示，两个SOI MOSFETs串联，以便在电浮置状态下共用漏14(参见日本专利申请公开公报218425/1993)。