[发明专利]半导体器件及其制造方法无效

专利信息
申请号: 01116542.1 申请日: 2001-04-12
公开(公告)号: CN1317833A 公开(公告)日: 2001-10-17
发明(设计)人: 马场嘉朗 申请(专利权)人: 株式会社东芝
主分类号: H01L29/78 分类号: H01L29/78;H01L21/336
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 王永刚
地址: 日本神*** 国省代码: 暂无信息
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摘要:
搜索关键词: 半导体器件 及其 制造 方法
【权利要求书】:

1.一种半导体器件,具备:

第1导电类型的第1半导体区域;

在上述第1半导体区域上边形成,杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域;

在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域;

在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域;

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极;

在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极;

在上述第1半导体区域下边形成的第2电极,

其特征是:在上述第2半导体区域内设置多个空洞部分。

2.权利要求1所述的半导体器件,其特征是:在生长上述第2半导体区域的过程中,在适宜地形成了多个沟槽之后,采用借助于氢气退火使上述沟槽的上部闭口的办法形成上述空洞部分。

3.一种半导体器件,具备:

第1导电类型的第1半导体区域;

在上述第1半导体区域上边形成,杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域;

在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域;

在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域;

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极;

在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极;

在上述第1半导体区域下边形成的第2电极,

其特征是:在上述第2半导体区域内设置多个多孔质硅层。

4.一种半导体器件,具备:

第1导电类型的第1半导体区域;

在上述第1半导体区域上边形成,杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域;

在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域;

在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域;

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极;

在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极;

在上述第1半导体区域下边形成的第2电极,

其特征是:在上述第2半导体区域内设置多个电介质层。

5.权利要求4所述的半导体器件,其特征是:上述多个电介质层分别具有负的固定电荷。

6.权利要求1、3或4所述的半导体器件,其特征是:上述第4半导体区域的杂质浓度比上述第2半导体区域高。

7.权利要求1、3或4所述的半导体器件,其特征是:构成以上述第2半导体区域为漏极,以上述第3半导体区域为沟道,以上述第4半导体区域为源极,以上述第1电极为源极电极,以上述第2电极为漏极电极而形成的功率MOS FET。

8.权利要求1、3或4所述的半导体器件,其特征是:上述第1半导体区域是硅衬底,上述第2半导体区域是在上述硅衬底上边形成的外延层。

9.一种半导体器件的制造方法,其特征是具备下述工序:

在第1半导体区域上边形成第1导电类型的第1外延层的第1工序;

在该第1外延层的表面区域上形成多个沟槽的第2工序;

采用借助于氢气退火使上述沟槽的上部分别闭口的办法形成多个空洞部分的第3工序;

在形成了上述多个空洞部分的上述第1外延层上边形成第1导电类型的第2外延层的第4工序。

10.权利要求9所述的半导体器件的制造方法,其特征是:采用以规定的次数反复进行上述第2~第4的各个工序的办法,在上述第1半导体区域上边,形成具有上述多个空洞部分,且杂质浓度比上述第1半导体区域还低的第1导电类型的第2半导体区域。

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