[发明专利]半导体存储器元件测试结构及其装置和测试方法

说明书

本发明涉及一种半导体存储器元件测试结构，尤其涉及一种具有串行数据输出的半导体存储器元件的测试结构。

具有串行数据输出的半导体存储器元件，例如在电脑及电子产品中使用相当广泛的电可擦及可编程只读存储器(以下称为EPROM)元件等，在制作完成后皆需经过一产品测试过程，以掌握产品是否具有预订的功能及是否有问题存在。

目前在市面上有数种具有多功能的半导体存储器元件，可以达到产品测试的要求。但是，有部分的高阶测试装置，价格相当的昂贵，这对于半导体制造商而言，是一种相当大的负担。于是，本领域中的技术人员，利用个人电脑的结构，发展出一种既节省费用，又可提供测试效率的结构。如图1A所示，在个人电脑20中，运用既有的串行转并行转换器与缓冲器，以及具有运算功能的微处理器，而达到产品测试的结构，而其结构如图1B所示。

在图1B中，此测试结构100包括一串行输入并行输出装置(以下简称SIPO)110、一缓冲器120(例如可利用个人电脑的存储器)、以及一测试装置130(例如可利用个人电脑的CUP及显示器)。当测试结构110开始测试时，测试装置130将输出一具有八个时钟的测试驱动时钟信号(在此仅针对一次测试八位元储存信号为例)经由线路132依序地传送到测试元件(以下简称DUT)10与SIPO 110中，而此时DUT 10将按照其内部所储存的信息，根据所触发具有八个时钟的测试启始时钟信号，串行地输出一储存信号经线路12传送到SIPO 110中，而SIPO 110将串行形式的八个储存信号时钟转换为并行形式的并行信号，并经由汇流排线路112输出到缓冲器120中暂存。

接着，在测试装置130开始测试前，会经由线路132传送一终止信号给DUT 10，告知暂时停止传送信息到SIPO 110内，即一种硬件上的延迟，以利接着的测试程序。之后，测试装置130会经过线路132传送一读取信号至缓冲器120中，此时，缓冲器120会将暂存在其内并行形式的八位元信息经由汇流排线路122传送到测试装置130中。

测试装置130会对传来的八位元信息施以测试及比较操作，而将结果排序之后输出，以供测试人员的检查。

为详细说明此测试结构，请参照图2A图与图2B，并对照图1A与图1B的组成元件做一说明。图2A为显示经由测试装置130输出的测试启始时钟信号图，而图2B为说明在此测试结构中的测试流程图。在步骤S10中，测试装置依序传送测试启始时钟信号的时钟到DUT 10与SIPO110内，以驱动DUT 10将对应所储存的信息串行地传送到SIPO 110内，此时，所对应的时间区间系在如图2A所示的t1内。而在步骤S11的时间区间t1内，亦同时经由SIPO 110将串行形式的八位元信号时钟转换为并行形式的并行信号传送到缓冲器120中暂存。接着进行步骤S12，即在图2A的对应时间区间t2开始时，测试装置130会传送一终止信号给DUT 10，告知暂时停止传送信息到SIPO 110内，即一种硬件上的延迟，以利接着的测试程序。

接着进行步骤S13，即在图2A的对应时间区间t3开始时，测试装置130会传送一读取信号至缓冲器120中，此时，缓冲器120会将暂存在其内并行形式的八位元信息传送到测试装置130中。接着在步骤S14，测试装置130会对传来的八位元信息施以测试及比较操作，而将结果排序之后，得到所测试的结果。

然而，当运用如图1B所示的结构时，因为需要将储存在待测的半导体存储器元件信息读出后，经过串行转并行的运算、缓冲器的驱动储存读取、以及为了避免信息的溢流而加入的硬件延迟，这些都将会增加产品测试的时间，另外加上运用个人电脑的CPU来作读取信息的测试、比较及排序等运算，若是在CPU忙碌时刻，会有等待的情形产生，更加浪费时间。因此，此类产品测试的过程旷日费时，尤其对于目前所发展并且广泛应用的高储存容量半导体存储器元件，必须读取所有储存的信息，造成生产过程的一瓶颈，并增加测试的成本，这对于原利用个人电脑来达到产品测试，以降低测试成本的初衷相违背，并且会进而影响生产效率。

因此，本发明的目的在于提供一半导体存储器元件测试结构及其装置和测试方法，可避免对于待测的半导体存储器元件信息读出后，需要经过串行转并行的运算、缓冲器的驱动储存读取、以及为了避免信息的溢流而加入的硬件延迟而影响元件的测试时间。

因此，本发明的目的在于提供一半导体存储器元件测试结构及其装置和其测试方法，可低成本地运用个人电脑，而降低测试成本，并且不影响测试的效能。