[发明专利]适用于静电放电防护的电压控制元件及其保护电路

说明书

本发明是有关于一种静电放电(electrostatic discharge，ESD)防护元件以及其相关的ESD防护电路与ESD防护系统。

随著制程技术的进步，ESD的耐受力已经是集成电路(integratedcircuit，IC)的可靠度需要主要考虑的问题之一。尤其是半导体制程技术进入深亚微米时代(deep submicron regime)后，缩小尺寸(scaled-down)的晶体管、较浅的掺杂接面深度、较薄的栅氧化层、轻掺杂的漏极结构(lightly-doped drain，LDD)、浅沟隔离(shallow trenchisolation，ST1)制程以及金属硅化物(salicide)制程等，对于ESD应力而言都是比较脆弱的。因此，在IC的输出入埠便必须设置ESD防护电路，用以保护1C中的元件免于遭受ESD损害。

图1A为一现有的DSD防护电路，是使用一NMOS(N-type Metaloxide semiconductor transistor)NE作为主要的ESD防护元件。NE的栅极与源极相接。图1B为图1A中的NMOS晶体管的电压电流曲线图。因为NE为一个加强式(enhance-mode)NMOS，于一般正常操作时，NE为关闭状态，所以外界的电讯信号可以通过输出入(lnput/output)接合垫10而进入内部电路12。当一相对于VSS为正脉冲的ESD事件发生于N/O接合垫10时，NE的漏极电压超过触发电压Vtrig，即为NE的漏极(drain)与基底(substrate)之间的接面崩溃电压，触发了寄生于NE中的双接面晶体管。在ESD应力破坏内部电路中的元件之前，释放ESD电流。

然而，经由一般的CMOS制程所制造，NMOS的漏极与基极之间的接面崩溃电压通常高达10多伏特。如此的高电压对于先进的制程所制作出的栅极绝缘层都是难以忍受的。因此，如何降低触发电压Vtrig便成为此类ESD防护电路的主要课题。

图2A以及图2B为两个现有具有较低触发电压的NMOS剖面示意图。利用离子注入，在源极与漏极的N+掺杂区下形成一崩溃触发层(20或22)。崩溃触发层(20或22)的目的在于形成一个相对于原本N+掺杂层16与P型基底18所形成的PN接面更为容易崩溃的PN接面，也就是降低了NMOS的漏极对基极的崩溃电压。如此，可以加速寄生于NMOS的BJT的开启时间，避免ESD应力破坏了内部电路中的元件。

现有的ESD防护电路亦有运用SCR来作为主要的ESD防护元件。SCR在一般的工作状态时，呈现关闭的状态。当ESD事件发生时，SCR才会被触发而释放ESD电流。而如何降低SCR的触发电压Vt，往往也是使用SCR为防护元件的主要课题。

本发明的目的在于提出一种适用于静电放电防护的电压控制元件及其保护电路，该静电放电防护的电压控制元件及其保护电路可以完全不用考虑现有的ESD防护元件所要面对的触发电压的问题。

本发明的另一目的在于提出一种适用于静电放电防护的电压控制元件及其保护电路，该静电放电防护的电压控制元件以及其相关电路使整个集成电路的接合垫，都可获得良好的ESD防护。

本发明的目的可以通过以下措施来达到：

一种适用于静电放电防护的电压控制元件，适用于一集成电路，耦合于一第一接合垫与一第二接合垫之间，当一工作电源供给该集成电路电源时，该防护元件呈现关闭状态，当该工作电源不供给该集成电路电源时，该防护元件呈现保持导通状态，可以释放发生于该第一接合垫与该第二接合垫之间的一静电放电事件所产生的电流。

一种适用于静电放电防护的电压控制元件的保护电路，连接于一第一接合垫以及一第二接合垫之间，包含有：

一静电放电防护元件，连接于该第一接合垫以及该第二接合垫之间；以及

一偏压产生器，当一工作电源提供该集成电路电源时，用以控制该静电防护元件呈现关闭状态；

其中，当该工作电源没提供该集成电路时，该静电防护元件为开启状态，可以释放发生于该第一接合垫与该第二接合垫之间的—静电放电事件所产生的电流。

一种适用于静电放电防护的电压控制元件的保护系统，适用于一集成电路，该集成电路包含有复数个接合垫Pad1…padN，该防护系统包含有：

一静电放电汇流线(静电放电bus line)；

复数个静电放电防护元件D1…DN，每一静电放电防护元件Dn连接于一相对应的Padn与该静电放电汇流线之间；以及