[发明专利]具有自我对准分离栅极的快闪存储单元组件及其制造方法

说明书

本发明涉及半导体集成电路以及其制造方法。

本发明也可应用于其它半导体组件的制造，例如CMOS、微控制器、微处理器，以及其它特异的集成电路、埋入式记忆应用组件等。

工业上已经提出许多种非挥发性存储元件，其中一种存储元件是可抹除程序化的只读存储器(EPROM)组件，此组件可读、写和可抹除，例如可程序化。此EPROM组件主要是利用一种具有二位状态的浮置栅极场效晶体管，而二位状态代表的就是浮置电极中是否有电荷存在。即使正常的高讯号被施加到EPROM晶体管的栅极时，电荷通常多到足以防止导通。

现有的快闪EEPROM结构，如图1～2显示的是一种现有分离栅极快闪存储单元的简图。如图所示，这些图中包括有现有分离栅极快闪存储单元的上视图或平视图100和侧视图150。上视图100中显示有场隔离氧化区(101)，其一般均以FOX区表示。FOX区可将主动组件区中的一个单元区与另一个单元区彼此分开及/或隔离。快闪存储元件是定义在FOX区之间的区域。快闪存储元件包括有一浮置栅极105，定义在FOX区有部份重叠的区域。控制栅极103是位元元在部份覆盖浮置栅极和FOX区107的位置。此外，图中也显示有一露出源极/漏极区的接触窗109。浮置栅极则是利用现有定义技术形成，所形成的浮置栅极结构部份与FOX区域107重叠。然而，现有的浮置栅极并未自我对准，且会导致较大的单元尺寸。

侧视图150显示的是沿图1中的剖面线A-B剖开的剖面图。快闪存储单元的侧视图150中，包括有一基底117，其一般是半导体基底，或硅基底。位在基底117上表面的是一介电层121，其一般称为遂穿氧化层。位在遂穿氧化层上的则是一浮置栅极115。控制栅极103则是部份覆盖浮置栅极105，以形成″分离″的栅极构形。晶体管源极区111是定义在遂穿氧化层下的基底中，而晶体管漏极区113则是定义在遂穿氧化层下的基底中。此外，漏极区113并且耦接控制栅极层103。接触区109是定义在覆盖漏极区113的位置。介电层则是覆盖晶体管结构的部份控制栅极层、浮置栅极层、FOX区以及其它晶体管区域。

上述的快闪组件是利用Fowler-Nordheim遂穿电子进行抹除动作，例如将挑选的电压施加到VD、VS以及VCG，使射出电子经由浮置栅极边缘到达控制栅极。此使电子以相反方向位移的启始电压可使晶体管的读取模式为″激活″状态。在程序化模式中，当高电压施加到源极藉电以产生热电子时，控制栅极的电压约为1.5～3.0V。这些热电子具有足够能量可克服氧化障碍，并且进入浮置栅极，使得启始电压往正方向位移，导致晶体管的读取模式转变为″关闭″。一般来说，抹除状态相当于储存于单元单元内的逻辑″1″，而程序化状态则相当于储存于单元单元内的逻辑″0″。当然，若有特别的指示，反过来，抹除状态相当于储存于单元单元内的逻辑″0″，而程序化状态相当于储存于单元单元内的逻辑″1″也是可以的。

现有的组件需要高源极/浮置栅极耦合比，但低控制栅极/浮置栅极耦合比。此外，现有单元单元结构中尚存在有许多限制。为了缩小线宽，最好的方法是降低单元尺寸。然而，单元尺寸通常受限于控制栅极层的尺寸，其大小应该要足够大以增加快闪组件的栅极耦合率。栅极耦合率可通过如下所示的简单表示法定义：

栅极耦合率∝C_ono/(C_tox+C_ono)

其中

Cono是氧化物/氮化物/氧化物的电容值；而

Ctox则是遂穿氧化物的电容值  如上所示，栅极耦合率(″GCR″)一般会随为随遂穿氧化层的厚度减少而增加，并导致该层电容值的降低。不幸地，这些现有组件在减少遂穿氧化层的厚度后，往往无法保持有效的组件性能。此外，现有组件的几何构形也限制了遂穿氧化层对ONO层的相对区域。因此，如上所述，GCR似乎无法以简单和有效花费的方式被调整。一些厂商尝试提供有别于图1和图2所示的几何构形，然这些往往会需要额外的巨额花费或者限制组件制造。

目前，已有各式各样的EPROMs。在传统式的EPROMs中，其可被电性程序化，并且以紫外线暴露进行抹除，这些EPROMs一般指的就是紫外线可抹除程序化只读存储器(″UVEPROMs″)。UVEPROMs可利用施加一正电压于栅极上，使其可被位在UVEPROM晶体管间的漏极和源极间运行的高电流所程序化。此施加于栅极上的正电压可吸引由漏极到源极的电流中具有能量的电子(例如热电子)，使得电子溢出或射入浮置栅极，并且被捕捉在浮置栅极内。