[发明专利]利用二极管触发的静电放电保护电路

说明书

本发明是有关于集成电路抗静电放电技术，特别是有关于一种利用二极管触发的静电放电保护电路。

在集成电路的制造、量测、组装、或使用等过程里，均可能会遭致静电放电(Electrostatic Discharge，下文均以ESD简称之)的应力作用。因此，如何保护集成电路免于静电放电破坏，已为集成电路设计时所需考量的重要因素之一。

然而，应用于亚微米集成电路的ESD保护电路，因为轻掺杂漏极(LDD)结构与金属硅化物(Silicide)覆盖工艺的运用，需采用诸如美国专利第5,021,317号案所揭示的侧向半导体控整流器(LateralSemiconductor Controlled Rectifier，下文以LSCR简称之)做为ESD保护电路的主体，此现有LSCR形成于半导体基底内的剖面图即示于图1。

请参照图1，标号10代表一P型半导体基底，此半导体基底10通常是一硅基底。一N型阱区11则形成于P型基底10内。一P型掺杂区12与一N型掺杂区13，互为相隔形成于N型阱区11内。另一N型掺杂区14与另一P型掺杂区15，互为相隔形成于P型基底10内。通常，N型掺杂区14较P型掺杂区15靠近阱区11。

图1中，P型掺杂区12与N型掺杂区13均耦接至一集成电路接合垫1，此集成电路接合垫1为一内部电路(或称核心电路)2的信号输入/输出端子、亦或电源供应端子等。而以LSCR保护内部电路2免于ESD破坏。再者，N型掺杂区14与P型掺杂区15均耦接至一电源接点V_SS，当于一般操作模式下，电源接点V_SS通常被提供予接地电位。

以如此的结构，P型掺杂区12、N型阱区11、以及P型基底10，分别建构得一PNP双极性晶体管20的射极、基极、和集极。N型阱区11、P型基底10、以及N型掺杂区14分别建构得一NPN双极性晶体管21的集极、基极、和射极。图2所示即为图1ESD保护电路的等效电路图，其中，标号22及23分别代表N型阱区11与P型基底10的扩展电阻(spreading resistance)。

然而，现有ESD保护电路能否被触发导通ESD电流，是决定于N型阱区11与P型基底10间接面崩溃之与否，然而，此崩溃触发电压往往高达30V，故对深亚微米(deep submicron)集成电路而言，实难有效地发挥抗ESD的功效。再者，对于外延晶片(epi-wafer)工艺而言，将更不容易触发导通现有LSCR。

因此，本发明的一目的，在于提供一种利用二极管触发的ESD保护电路，利用二极管崩溃触发具有浮接阳极闸的半导体控制整流器(SCR)组件导通ESD电流，降低ESD保护电路的触发电压。

本发明的另一目的，在于提供一种利用二极管触发的ESD保护电路，具有较低的吸持电压。

本发明的目的可以通过以下措施来达到：

一种利用二极管触发的静电放电保护电路，包括：

一半导体控制整流器，连接于一第一接点和一第二接点间，其中，该半导体控制整流器具有浮接的一阳极闸；以及

一二极管，当于一静电放电事件下，用以触发该半导体控制整流器导通，以钳位该第一接点和第二接点间电位至该半导体控制整流器的吸持电压。

一种利用二极管触发的静电放电保护电路，包括：

多个半导体控制整流器，并联于一第一接点和一第二接点间，其中，该半导体控制整流器具有浮接的阳极闸；以及

一二极管，当于一静电放电事件下，用以触发该半导体控制整流器均匀地导通一放电电流，以钳位该第一接点和第二接点间电位至该半导体控制整流器的吸持电压。

一种利用二极管触发的静电放电保护电路，包括：

一第一型半导体基板；

一第二型浮接阱区，设置于该半导体基板内；

一第一第一型掺杂区，设置于该阱区内，连接至一第一接点；

一第一第二型掺杂区，设置于该半导体基底内，连接至一第二接点，而该第一第一型掺杂区、该阱区、该半导体基板、以及该第一第二型掺杂区等建构得一整流器；以及

一第二第二型掺杂区，设置于该半导体基板内；

其中，当于一静电放电事件下，利用该第二第二型掺杂区与该半导体基板间产生崩溃现象，触发该整流器导通，将该第一接点和第二接点间电位钳位至该整流器的吸持电压。

本发明相比现有技术具有如下优点：